MODUL 3 RANGKAIAN LOGIKA

Ipan Ripana (2010631160012)

Asisten: Anisa kurniasih & Resi sujiwo
Tanggal Percobaan: 06/11/2021
TLE61615-Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro – Fakultas Tekni Unsika

Abstrak
2. STUDI PUSTAKA
Pada praktikum modul 3 Rangkaian Logika ini, kita
Rangkaian gerbang logika dapat dibagi menjadi
akan mendesain beberapa rangkaian sederhana dan melihat
beberapa jenis, ada rangkaian logika
waktu delaynya berdasarkan perbedaan bentuk gelmbang
kombinasional dan rangkaian logika sekuensial.
fungsional dan timing. Berdasarkan waktu delay tersebut,
Contoh pendalaman rangkaian kombinasional
kita akan menghitung worst case delay path nya. Hal ini
adalah Adder, encoder, decoder, dan substractor.
bertujuan untuk memberi kita gambaran bagaimana
Pada modul ini kita akan melihat apakah
mendesain rangkaian digital yang terbaik. Selanjutnya,
rangkaian tersebut ideal(secara real time), atau
untuk penggunaan Bahasa VHDL, praktikan diharapkan
tidak dan mencari total delay, delay terburuk, dan
mampu mengenal level abstraksi dalam perancangan digital.
tau bagaiamana membuat rangkaian dengan delay
Kata kunci: Rangkaian Logika Kombinasional, worst terbaik.
case delay, BCD-7-segment, simulasi fungsional,
simulasi timing, level abstraksi. 2.1 RANGKAIAN KOMBINASIONAL
Rangkaian kombinasional didefinisikan sebagai
1. PENDAHULUAN
tipe rangkaian logika yang diimplementasikan
Pada praktikum modul 3 rangkaian logika menggunakan persamaan boolean, dengan
kombinasional ini, praktikan merancang keluaran adalah fungsi murni masukan,[2].
rangkaian digital pada software Altera Quartus II Rangkaian kombinasional tidak memiliki memori
6.0. Praktikan akan mengimplementasikan fungsi penyimpanan logika, sehingga hasil keluaran
gerbang logika pada rangkaian dengan rangkaian gerbang logika hanya dipengarhi masukannya
logika kombinasional. Rangkaian logika saja. Pada percobaan ini, kita akan menggunakan
kombinasional hanya melihat masukan yang salah satu aplikasi dari rangkaian kombinasional,
diterima tanpa dipengaruhi keluaran fungsi yaitu BCD-to-7-Segment, yang akan dijelaskan
gerbang logika sebelumnya, sehingga dapat pada bagian berikut. Berikut adalah bentuk
dikatakan bahwa rangkaian ini merupakan salah subfungsi yang merepresentasikan logika pada
satu rangkaian yang memiliki cara kerja paling FPGA[1] :
sederhana.
Pada rangkaian logika kombinasional ini, kita juga
akan meninjau, waktu delaynya, terkhusus worst
case delay untuk mendesain rangkaian yang terbaik.
Sehingga kita akan membandingkan hasil
percobaan dengan simulasi timing dan fungsional.
Karena rangkaiannya tidak ideal, maka aka nada
delay dan aka nada perkiraan delay paling buruk.
Prosedur percobaan pada modul 3 ini adalah :
Pembuatan project sederhana dan BCD-to-7-
segmen, Memasukan desain skematik atau VHDL,
Kompilasi, Pembuatan Netlist dan simulasi
fungsional, Simulasi Timing, Simulasi Worst Case
Delay, dan menghubungkan dengan FPGA Altera
DE1 Cyclone II EP2C20F484C7 .

Gambar-2.1 Logika pada FPGA

1
2.2 BCD-TO-7-SEGMENT
BCD-to-7-Segment adalah rangkaian
kombinasional yang menerima 4 buah masukan (4
bit) dan menghasilkan keluaran berupa gambar
visual yang merepresentasikan angka biner
tersebut dalam basis desimal,[3].
Berikut adalah konvensi penomoran 7 segment
untuk konversi biner ke output 7 segment:
behavioral adalah tingkat abstraksi yang
mengimplementasikan sesuai dengan perilaku
sistem, bukan interkoneksi antara komponen yang
digunakan.
Level abstraksi struktural adalah tingkat abstraksi
dengan implementasi menggunakan fungsi
gerbang logika, baik secara skematik maupun
bahasa VHDL.
Level abstraksi physical adalah implementasi
langsung, seperti menggunakan FPGA maupun
rangkaian digital lainnya

Gambar-2.2 Penomoran Seven Segment

3. METODOLOGI
Alat dan komponen yang digunakan dalam
modul ini antara lain:
Setiap segment yang menyala (a-g) akan
merepresentasikan sebuah gambar visual. Sebagai  Osiloskop
contoh, angka 0 (0000) memiliki  Catu Daya + kabel dan konektor
keluaran ”1111110”, maka hanya segment g yang tambahan
berbeda (sisanya membentuk angka ’0’). Pada
praktikum ini, praktikan menampilkan setiap digit  FPGA Board, tipe altera DE 1 beserta
angka sebagai segment yang mati(OFF). perlengkapannya [1]
Berikut adalah langkah-langkah untuk metodelogi
untuk masing masing percobaan sesuai panduan
2.3 W ORST C ASE D ELAY praktikum [1] :
Worst case delay didefinisikan sebagai waktu
tunda terlama yang terdapat pada suatu
3.1 MEMBUAT RANGKAIAN
rangkaian gerbang logika. Waktu ini didapat
SEDERHANA
dengan menghitung seluruh waktu tunda. Dalam Kita akan menggunakan flowchart gambar 3.1
Praktikum ini, praktikan hanya melihat secara umum untuk seluruh sub topik modul ini
berdasarkan grafiknya.

2.4 LEVEL ABSTRAKSI

Gambar-2.3 Level Abstraksi

Dalam perancangan fungsi gerbang logika, ada Gambar-3.1 Flowchart Umum Pembuatan Desain [1]
tiga level abstraksi (gambar 2.3) yang dapat
digunakan, yaitu level abstraksi behavioral,
struktural, serta physical,[4]. Level abstraksi

2
Berikut adalah tahapan rinci untu sub modul ini : LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;
Lakukan manajemen file
ENTITY bcd IS PORT (
SW : IN STD_LOGIC_VECTOR (3
DOWNTO 0);
HEX1 : OUT STD_LOGIC_VECTOR (1 TO
Buat new project, dan buat projest 7));
sederhana dengan mengkode dan END bcd;
merancang desain skematik
rangkaian. ARCHITECTURE behavioral OF bcd IS

CONSTANT NOL :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "0000";
Compile project dan simulasikan CONSTANT SATU :
dalam timing dan fungsional STD_LOGIC_VECTOR (3 DOWNTO 0) := "0001";
CONSTANT DUA :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "0010";
CONSTANT TIGA :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "0011";
Catat hasilnya CONSTANT EMPAT :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "0100";
CONSTANT LIMA :
Diagram-3.1 Langkah percobaan 3.1 STD_LOGIC_VECTOR (3 DOWNTO 0) := "0101";
CONSTANT ENAM :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "0110";
CONSTANT TUJUH :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "0111";
CONSTANT DELAPAN :
STD_LOGIC_VECTOR (3 DOWNTO 0) := "1000";
CONSTANT SEMBILAN :
Gambar 3.2 Skematik Rangkaian Sederhana STD_LOGIC_VECTOR (3 DOWNTO 0) := "1001";

Pada pendekatan VHDL, tampilan bahsa tidak BEGIN

ditampilkan, karena praktikan lupa menambil PROCESS (SW)
BEGIN
data gambar kode VHDL. CASE SW IS
WHEN NOL => HEX1 <=
3.2 MEMBUAT RANGKAIAN BCD "1111110";
WHEN SATU => HEX1 <=
"0110000";
WHEN DUA => HEX1 <=
Pembuatan Project BCD "1101101";
WHEN TIGA => HEX1 <=
"1111001";
WHEN EMPAT => HEX1 <=
"0110011";
Ketik program VHDL sesuai WHEN LIMA => HEX1 <=
modul, kami menggunakan "1011011";
kode dari 3c
WHEN ENAM => HEX1 <=
"1011111";
WHEN TUJUH => HEX1 <=
"1110000";
Lakukan PIN Planner, WHEN DELAPAN => HEX1 <=
pembuatan netlist, dan simulasi "1111111";
dalam timing & fungsional WHEN SEMBILAN => HEX1 <=
"1110011";
WHEN OTHERS => HEX1 <=
"0000000";
END CASE;
Catat hasilnya END PROCESS;

END behavioral;
Diagram-3..2 Membuat Rangkaian BCD

Gambar 3.3.1 Code untuk BCD

3
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;

ENTITY tb_bcd IS
END tb_bcd;

ARCHITECTURE behavioral OF tb_bcd IS

SIGNAL clk : STD_LOGIC := '0';

SIGNAL SW : STD_LOGIC_VECTOR
(3 DOWNTO 0) := "0000";
SIGNAL HEX1 : STD_LOGIC_VECTOR (1
TO 7);

COMPONENT bcd IS
PORT( SW : IN
STD_LOGIC_VECTOR (3 DOWNTO 0);
HEX1: OUT
STD_LOGIC_VECTOR (1 TO 7));
ENDCOMPONENT;

BEGIN

dut : bcd Gambar 3.5 Rangkaian Skematik

PORT MAP (
SW => SW ,
HEX1 => HEX1 );

clock : PROCESS
BEGIN
WAIT FOR 50 ps; clk <= not clk;
end PROCESS clock; Gambar 3.6 Pemasangan Kaki Untuk VHDL dan Skematik BCD 7
Segment
increment: PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk =
'1') THEN 3.3 MERANCANG BCD 7SEG DENGAN
SW <= SW + "0001"; LEVEL ABSTRAKSI BEHAVIORAL
END IF;
END PROCESS;

END behavioral;

Buat Folder baru, dan ketik script

GAMBAR 3.3.1 CODE UNTUK BCD (LANJUTAN) pada panduan dalam VHDL.

A <= NOT (D1 OR D3 OR ((NOT D0) AND (NOT Buatlah file testbench dan
D2)) OR (D0 AND D2)); jalankan di modelsim.
B <= NOT ((NOT D2) OR (D0 AND D1) OR ((NOT
D0) AND (NOT D1)));
C <= NOT (D0 OR (NOT D1) OR D2);
D <= NOT (D3 OR (D1 AND (NOT D2)) OR ((NOT
D0) AND (NOT D2)) OR (D0 AND (NOT D1) AND Simulasikan program, dan
D2) OR (D1 AND (NOT D0))); variasikan simulasinya.
E <= NOT (((NOT D0) AND (NOT D2)) OR ((NOT
D0) AND D1));
F <= NOT (D3 OR ((NOT D0) AND (NOT D1)) OR
((NOT D0) AND D2) OR ((NOT D1) AND D2)); Analisis data dan perbedaan nya
G <= NOT (D3 OR (D1 AND (NOT D2)) OR ((NOT dengan ercobaan 3.2
D1) AND D2) OR ((NOT D0) AND D2));
Diagram-3.3 Merancang BCD 7SEG dengan abstraksi
Gambar 3.4. SOP/POS dari 7 Segment Behavioral.

Kode program yang dipakai sama dengan code

program 3.2, hanya saja pada percobaan 3.2 dilalakukan
sedikit perubahan.

4
Diagram-3.4 Langkah Percobaan Mendesain 4-Bit Ripple Carry
Adder Dengan Skematik

4. HASIL DAN ANALISIS

Pada bab ini akan dilampirkan dan disajikan hasil
pengamatan praktikan setelah percobaan. Gambar 4.4Tampilan Simulation waveform Run Function

4.1 PERCOBAAN 1 MENGAWALI

PROGRAM APLIKASI ALTERA
QUARTUS II A B F
0 0 0
0 1 1
1 0 1
1 1 1

Gambar 4.5 .Tampilan Masukan Pin Planner

Gambar-4.1 Rangkaian Logika Percobaan 1

Gambar 4.6 Hasil Compilation yang sudah dimasuki alamat

Gambar-4.2 Hasil Compile

Gambar 4.7 Tampilan pada Programmer setelah di input ke Altera DE1

Gambar-4.3 Tampilan Simulation waveform Run Timing

5
Gambar 4.8 Hasil output Altera DE1 Percobaan 1

A B F
0 0 0
0 1 1
Gambar 4.12 Tampilan Simulation waveform Run Timing
1 0 1
1 1 1

Gambar 4.9 Tabel Kebenaran Percobaan 1

 Percobaan 2

Gambar 4.13.Hasil Compile setelah input pin planner

Gambar 4.10 Rangkaian Logika Percobaan 2

Gambar 4.14 Tampilan pada Programmer setelah di input

ke Altera DE1

Gambar 4.11 Hasil Compile Percobaan 2

Gambar 4.15 Hasil output Altera DE1 Percobaan 2

6
 A B F
0 0 0
0 1 1
1 0 1
1 1 0
Gambar 4.16 Tabel Kebenaran Percobaan 2

 Percobaan 3
Gambar 4.20 Tampilan Masukan Pin Planner

Gambar 4.17 Rangkaian Logika Percobaan 3 Gambar 4.21 Tampilan pada Programmer setelah di input ke Altera
DE1

Gambar 4.18 Hasil Compile Percobaan 3

Gambar 4.22 Hasil output Altera DE1 Percobaan 3

A B F
0 0 0
0 1 0
1 0 0
1 1 1
Gambar 4.23 Tabel Kebenaran Percobaan 3

Gambar 4.19 Tampilan Simulation waveform Run Timing

7
  Percobaan 4

Gambar 4.28 Tampilan Rangkaian Logika yang sudah diberi nama

Gambar 4.24 Rangkaian Logika Percobaan 4

Gambar 4.29 Hasil compile yang sudah diberi pin planner

Gambar 4.25 Hasil Compile Percobaan 4

Gambar 4.30 Tampilan pada Programmer setelah di input

ke Altera DE1
Gambar 4.26 Tampilan Simulation waveform Run Timing

Gambar 4.27 Tampilan Masukan Pin Planner Gambar 4.31 Hasil output Altera DE1 Percobaan 4

8
 Gambar 4.36 Hasil Compile yang sudah diberi pin planner
A B F
0 0 1
0 1 0
1 0 0
1 1 1

Gambar 4.32 Tabel Kebenaran Percobaan 4

 Percobaan 5

Gambar 4.37 Rangkaian Logika yang sudah diberi nama

Gambar 4.33 Rangkaian Logika Percobaan 5

Gambar 4.38Tampilan pada Programmer setelah di input ke Altera

DE1

Gambar 4.34 Hasil Compile Percobaan 5

Gambar 4.39 Hasil output Altera DE1 Percobaan 5

A B F
0 0 1
0 1 0
1 0 0
1 1 1
Gambar 4.40.Tabel Kebenaran Percobaan 5

Gambar 4.35 Tampilan Simulation waveform Run Timing

5. KESIMPULAN
Berdasarkan percobaan-percobaan yang telah
dilakukan dapat disimpulkan bahwa simulasi
timing adalah output yang sebenarnya akan
terjadi apabila diimplementasikan dalam bentuk
rangkaian fisik. Sehingga untuk membuat
rangkaian digital secara fisik yang akurat (dari
segi real time berjalanannya) kita perlu
memperhitungkan dan meminimalisir delay.

9
Worst case delay didapat dari akumulasi delay per
proses, sehingga untuk meminimalisir delay perlu
adanya pengefisiennan rangkaian.
Dalm menyusun rangkaian digital (dalam hal ini
dilakukan rangkaian kombinasional) terdapat
level abstrasksi yang berbeda (structural,
behavioral, dan physical), dan setiap level itu
memiliki tujuan dan fungsi khusus masing-
masing.

DAFTAR PUSTAKA
[1] Hutabarat, Mervin T, Petunjuk Praktikum
Sistem Digital, 2018
[2] http://en.wikipedia.org/wiki/Combinational
_logic, 04 Oktober 2018, 21.07
[3] R.H. Katz, Contemporary Logic Design
Second Edition, Pearson Prentince-Hall, NJ,
2005
[4] http://rizkia.wordpress.com/2011/01/08/vh
dl-level-abstraksi/, 04 Oktober 2018, 21.15

1
0