MODUL 03 RANGKAIAN LOGIKA KOMBINASIONAL

Moch Amin Rizsa Ramadhan (13216102)

Asisten: Brian Reynald (13214091)
Tanggal Percobaan: 15/10/2017
EL2102-Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB

Abstrak bit pada jangkauan 0-9 sehingga nilai 10-15

dianggap dont care. [2]
Praktikum kali ini adalah membuat rangkaian logika
kombinasional dengan software Quartus II dan Modelsim
berupa rancangan skematik dan rancangan VHDL,
simulasi dari rancangan dengan kedua cara tersebut diatur
dalam mode timing dan functional, serta ditambahkan delay
waktu untuk mengetahui pengaruh waktu delay dan
perbedaan mode simulasi timing dan functional.
Gambar-1 Pola Display 7 Segment
Keyword: FPGA, BCD-7-Segment.

1. PENDAHULUAN
3. METODOLOGI
Pada praktikum kali praktikan mendesain 3.1. Alat dan Komponen
beberapa rangkaian kombinasional dengan Alat-alat yang dipakai dalam praktikum kali ini :
beberapa percobaan yaitu, percobaan pertama
adalah membuat rangkaian sederhana dengan PC yang telah terinstall program Quartus
menggunakan skematik yang diberikan modul, II
percobaan kedua adalah membuat rangkaian BCD FPGA development board, tipe Altera DE1
(Binary Code Desimal) dengan masukan 4-bit, beserta perlengkapannya yang meliputi:
percobaan ketiga adalah membuat rangkaian BCD
7-Segment dengan level abstraksi yang tinggi, dan o Board FPGA tipe DE1
percobaan terakhir adalah merancang sebuah o Catu Daya + kabel dan konektor
kalkulator sederhana. tambahan.

2. STUDI PUSTAKA o Kabel downloader USB-Blaster.

2.1. FPGA 3.2. Langkah Kerja

Field-Programmable Gate Array (FPGA) Terdapat beberapa percobaan pada praktikum
merupakan sebuah IC digital yang sering dengan langkah kerja yang berbeda sebagai
digunakan untuk mengimplementasikan berikut:
rangkaian digital. FPGA berbentuk komponen 3.2.1. Membuat Rangkaian Sederhana
elektronika dan semikonduktor yang terdiri dari
komponen gerbang terprogram (programmable
logic) dan sambungan terprogram (interkoneksi). Buka Program Simulasi dalam
Komponen gerbang terprogram yang dimiliki Quartus II mode functional
meliputi jenis gerbang logika biasa (AND, OR, dan timing
NOT) maupun jenis fungsi matematis dan
Buat project
kombinatorik yang lebih kompleks, seperti decoder, Kompilasi dan
baru
adder, subtractor, multiplier, dll.[1] simulasi
Pada percobaan kali ini digunakan ALTERA DE1.
Buat file
Rancang skematik
2.2 BCD-7-Segment skematik baru
seperti modul
Rangkaian BCD-7-Segment adalah rangkaian yang
digunakan unruk mengkonversikan suatu nilai
desimal binary code (BCD) ke pola segmen yang
sesuai pada display 7-segmen. Nilai BCD adalah 4-

Laporan Praktikum - Laboratorium Dasar Teknik Elektro STEI ITB 1

3.2.2. Membuat Rangkaian BCD 4. HASIL DAN ANALISIS
4.1 DATA RANGKAIAN SEDERHANA

Buat project Simulasi dengan Dari hasil simulasi mode functional dan timing
BCD worst case delay didaptakan bentuk sinyal keluaran sebgai berikut:

Buatskematik Implementasi
decoder BCD- pada FPGA
to-7-Segment
Simulasi secara
Atur pin Timing
assignment
Gambar-2 Hasil Simulasi Fungsional Rangkaian Sederhana
Simulasi secara
Buat Netlist functional

3.2.3. Merancang BCD 7 Seg dengan Level

Abstraksi Tinggi
Implementasi
Buat folder desain dengan
baru FPGA

Gambar-3 Hasil Simulasi Timing Rangkaian Sederhana

Buat file Jalankan
simulasi Terdapat kekeliruan dalam mengambil gambar
DUT sesua
dengan hasil simulasi, interval yang diambil hanya 0-40 ns
modul di mengetikkan dengan clocktime 20 ns, seharusnya ada perbedaan
text editor do sim.do
pada jendela
antara simulasi mode timing dan functional di
transcript interval waktu > 40 ns, mode timing
Buat file memperhitungkan waktu delay tiap gate logic
testBench sehingga lebih pemodelan dengan mode ini lebih
sesuai script Buat file akurat hasilnya.
modul di text sim.do
editor 4.2 DATA RANGKAIAN BCD
Dari hasil percobaan didapatkan hasil simulasi
secara fungsional yang dapat dilihat pada gambar
berikut:
3.2.4. Merancang sebuah kalkulator sederhana

Buat project Implementasi

baru pada FPGA

Buat file-file Lakukan

VHDL sesuai kompilasi
script di Modul
keseluruhan

Lakukan
Atur pin
simulasi
untuk FPGA Gambar-4 Hasil Simulasi Functional Rangkaian BCD

Kebenaran hasil dari simulasi functional diatas

dapat dikomparasikan dengan truth table
rangkaian BCD di bawah,

Laporan Praktikum - Laboratorium Dasar Teknik Elektro STEI ITB 2

Tabel-1 Truth Table Hasil Simulasi Functional yang telah dijelaskan sebelumnya,
memperhitungkan delay setiap gate logic.
D3 D2 D1 D0 A B C D E F G

0 0 0 0 1 1 1 1 1 1 0

0 0 0 1 0 1 1 0 0 0 0

0 0 1 0 1 1 0 1 1 0 1

0 0 1 1 1 1 1 1 0 0 1

0 1 0 0 0 1 1 0 0 1 1
Gambar-6 Hasil Simulasi Wort Case Delay

0 1 0 1 1 0 1 1 0 1 1 Worst case delay dapat diamati pada timing

analyzer summary untuk simulasi mode timing,
0 1 1 0 1 0 1 1 1 1 1 hasilnya pada input D1 dan output G terjadi
delay maksimum dengan nilai 8,081 ns.
0 1 1 1 1 1 1 0 0 0 0
Dari hasil implementasi dengan FPGA didapatkan
1 0 0 0 1 1 1 1 1 1 1 bahwa 7-Segment menggunakan input LOW.

1 0 0 1 1 1 1 1 0 1 1 4.3 DATA RANGKAIAN BCD SEVEN

SEGMENT DENGAN LEVEL ABSTRAKSI
1 0 1 0 X X X X X X X TINGGI

1 0 1 1 X X X X X X X Pada percobaan sebelumnya, untuk

merepresentasikan nilai 1 diperlukan fungsi logika
1 1 0 0 X X X X X X X yang kita buat sendiri, kali ini semua itu dilakukan
oleh komputer dan kita cukup memberi input
1 1 0 1 X X X X X X X 0110000 untuk merepresentasikan angka 1, hasil
sinyal yang didapat dari simulasi pada Modelsim
1 1 1 0 X X X X X X X tidak sempat dipindahkan ke FD, tapi saat
diperhatikan saat praktikum, hasilnya sudah
1 1 1 1 X X X X X X X sesuai dengan tabel kebenaran referensi.

Dapat disimpulkan bahwa bentuk sinyal yang
diperoleh dari simulasi secara fungsional sesuai
dengan referensi.
Bentuk sinyal yang dihasilkan sebagai hasil respon
terhadap masukan dengan menggunakan mode
simulasi timing dapat dilihat pada gambar di
bawah ini:
4.4 DATA KALKULATOR SEDERHANA
Pada bagian ini akan dibuat kalkulator sederhana
memanfaatkan perangkat lunak Quartus II untuk
meggambar rangkaian sebuah kalkulator.
Bagian-bagian dari kalkulator ini dibuat dengan
kode VHDL. Kalkultor ini menerima masukan
input 1 dan input 2 (4-bit) dan input selector (2-bit)
untuk menentukn fungsi yang akan dpakai,
Terdapat tiga operasi kalkulator, yaitu menjumlah
dengan mode input selector 10, mengurangi
dengan input selector 01, dan komparasi dengan
input selector 00
Berikut adalah hasil dari fungsi yang ada pada
kalkulator sederhana:

Gambar-5 Hasil Simulasi Timing Rangkaian BCD

Dari Gambar-3 dan Gambar-5 di atas, dapat dilihat

adanya perbedaan waktu keluaran pada seluruh
output di rangkaian BCD, simulasi Timing seperti

Laporan Praktikum - Laboratorium Dasar Teknik Elektro STEI ITB 3


Gambar-7 Hasil Simulasi Fungsi Adder
Gambar-8 Hasil Simulasi Fungsi Substraction
Gambar-9 Hasil Simulasi Fungsi Comparator
Dari ketiga gambar di atas, hasil dari fungsi-fungsi
nya sudah sesuai dengan yang diharapkan, Yaitu
memenuhi fungsi Adder, Substraktor, dan
Komparator.
5. KESIMPULAN
Terdapat beberapa mode dalam mensimulasikan
desain yang dibuat menggunakan skematik
maupun kode VHDL, yaitu dengan simulasi mode
Functional dan Timing, simulasi functional adalah
metode simulasi yang sesuai dengan fungsi
gerbang logika yang dipakai pada rangkaian tanpa
memperhatikan delay tiap gate logic, sedangkan
mode timing memperhitungkan tiap gate delay
pada logic function sehingga mode ini lebih akurat
hasilnya dan sesuai keadaan nyata.
Laporan Praktikum - Laboratorium Dasar Teknik Elektro STEI ITB
Setiap gate logic memiliki delay, delay ini dapat
dicari dengan terlebih dahulu mencari nilai worst
case delaynya, pada percobaan ini didapat nilai
worst case delay rangkaian BCD sebesar 8,081 ns
utuk input D1 dan output G seperti pada
percobaan kedua.
Terdapat beberapa cara dalam perancangan desain
logic function, salah satunya adalah level desain
behavioral, dengan cara ini komputerlah yang
melakukan perancangan secara detail suatu desain,
kita hanya perlu memikirkan bentuk keluaran
untuk setiap masukan yang diinginkan.[3]
Aplikasi kode VHDL dapat dibuat dengan
menggabungkan beberapa blok kode dan
menggabungkannya untuk membuat uatu
rangkaian kombinasional yang lebih kompleks dan
mempunyai beberapa fungsi untuk stiap masukan
yang memungkinkan.
DAFTAR PUSTAKA
[1] https://id.wikipedia.org/wiki/FPGA, 17
Oktober 2017, 08:00.
[2] Mervin T Hutabarat, Petunjuk Praktikum
Sistem Digital, Sekolah Teknik Elektro dan
Informatika, Bandung, 2017.
[3] Mervin T Hutabarat, Petunjuk Praktikum
Sistem Digital, Sekolah Teknik Elektro dan
Informatika, Bandung, 2017.
4