MODUL II PENGENALAN DESAIN MENGGUNAKAN FPGA

Adrian Febrianta Sembiring (13217032)

Asisten : William Chandra(13215052)
Tanggal Percobaan: 24/09/2018
EL2102-Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB

Abstrak rangkaian CMOS/TTL.Seiring perkembangan

zaman ,penggunaan chip yang dapat di program
Pada era modern ini, pemodelan rangkaian digital tidak
secara digital pun bermunculan dan disebut juga
hanya dapat dilakukan secara manual, tetapi dapat didesain
Programmble Logic Devices(PLDs),salah satu
menggunakan IC dengan bantuan komputer. Salah satu
teknik perancangan rangkaian digital untuk
teknik perancangan yang sering digunakan adalah FPGA
mengimplementasikan fungsi logika adalah
dengan pendekatan skematik maupun bahasa VHDL. Pada
dengan menggunakan FPGA.
praktikum ini praktikan mencoba merancang desain
rangkaian digital dengan menggunakan pendekatan skematik
2.1 FIELD PROGRAMMABLE GATE
(menyusun gambar gate dan pin) maupun dengan bahasa
ARRAY (FPGA)
VHDL.Setelah perancangan dibuat, rangkaian dapat
FPGA adalah sebuah integrated circuit yang dapat
disimulasi dan dilihat hasilnya. Apabila hasil simulasi yang
dikonfigurasi dan diprogram berkali-kali. FPGA
didapatkan sudah sesuai, rancangan didownload ke FPGA
terdiri atas logika yang dapat diprogram, yang
dan dapat dicoba kebenaran fungsinya dengan memberi
inputnya pada flex switch maupun button. Perancangan yang disebut dengan blok logika (logic blocks),[1].
dilakukan dalam praktikum ini adalah perancangan Full
Adder dan 4-Bit Adder.
Kata kunci: FPGA, full-adder, skematik,VHDL

1. PENDAHULUAN
Seorang Electrical Engineer,kita tentunya sudah
tidak asing lagi dengan gerbang logika/gerbang
logic.Sehingga ia harus dapat mendesain gerbang
logika tersebut. Perancangan fungsi logika dapat
dilakukan dengan setidaknya dua cara, yaitu
secara manual maupun digital. Perancangan Gambar 2-1 Altera DE1 Board from Terasic[Altera
digital dapat dilakukan di berbagai macam target, Cyclone II FPGA]
salah satunya adalah FPGA.
Setiap pin masukkan dari FPGA memiliki
FPGA adalah salah satu cara untuk merancang
fungsionalitasnya sendiri dan secara umum,
sebuah fungsi logika secara digital. FPGA (
setiap gerbang logika yang dimiliki oleh FPGA
fieldprogrammable gate array), adalah sebuah
mampu menyimpan baik logika HIGH dan logika
perangkat yang memungkinkan kita untuk
LOW dalam komponen logika yang disebut
mendesain sebuah fungsi logika melalui komputer
dengan Look-Up Table (LUT),[2].
dengan cara skematik drag-and-drop, maupun
dengan menulis source code program VHDL. 2.2 FULL ADDER
Kedua cara ini didukung oleh software ALTERA
QUARTUS II dan ModelSim. Seperti penjumlahan dalam basis desimal, kita
dapat mengoperasikan penjumlahan dalam basis
Adapun tujuan dari percobaan ini adalah: biner menggunakan gerbang logika, yaitu dengan
1. Mempelajari teknik perancangan rangkaian mengimplementasikan full adder dalam rangkaian
digital dengan target FPGA. kita. Full adder bekerja dengan prinsip Sum dan
2. Dapat melakukan perancangan rangkaian Cout. Perhatikan rangkaian berikut ini,[3]:
digital
Keunggulan FULL‐ADDER bila dibandingkan
2. STUDI PUSTAKA dengan HALF‐ADDER adalah kemampuan‐nya
Cara tradisional dalam mengimplementasikan menampung dan menjumlahkan bit CARRY‐in
fungsi logika adalah dengan menggunakan (Cin) yang berasal dari CARRY‐out (Cout) dari

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 1

tahapan sebelumnya. Oleh karenanya fungsi FULL
ADDER itu sendiri adalah menjumlahkan ke‐tiga
bit input yaitu bit A, bit B dan Cin untuk
menghasilkan dua bit output yaitu S dan Cout.
untuk memodifikasi sistem logika dalam FPGA
ataupun IC. VHDL merupakan pengembangkan
dari bahasa prosedural seperti ADA maupun
PASCAL, yang kemudian dikembangkan untuk
tujuan spesifik,[5].
Salah satu keuntungan menggunakan bahasa
VHDL adalah implementasinya yang sederhana
dan lebih compact dibandingkan pendekatan
skematik. VHDL sendiri dapat dibuat dan
disimulasikan pada ALTERA QUARTUS II
maupun ModelSim.

3. METODOLOGI
Peralatan yang digunakan :
Gambar 2-1 Rangkaian Full Adder
1) Komputer(PC) yang telah terinstal program
Berikut ini adalah tabel kebenaran dari Full adder: Quartus II

Tabel 2-2 Tabel Kebenaran Full Adder 2) FPGA development board,tipe ALTERA DE1
beserta perlengkapaannya yang meliputi :
Masukkan Keluaran
1. Board FPGA tipe DE1
A B CIn COut S
2. Catu daya + kabel dan konektor
0 0 0 0 0 tambahan
3. Kabel downloader USB-Blaster
1 0 0 0 1
0 1 0 0 1 Secara umum alur perancangan rangkaian digital
dengan menggunakan FPGA dari ALTERA dapat
1 1 0 1 0 digambarkan seperti flowchart pada gambar
dibawah ini:
0 0 1 0 1
1 0 1 1 0
0 1 1 1 0
1 1 1 1 1

Dengan menginterprestasikan fungsi dan melihat

format operasi rangkaian FULL ADDER, tabel
kebenaran dapat disusun untuk setiap
kemungkinan kombinasi ketiga bit input.

Untuk penjumlahan dengan jumlah bit yang lebih

banyak, dapat dilakukan dengan menambahkan
rangkaian HALF ADDER, sesuai dengan jumlah bit
input. Terdapat beberapa jenis rangkaian FULL
ADDER, yaitu PARALLEL ADDER, LOOK
AHEAD CARRY ADDER, dan CARRY SAVE
ADDER dimana masing‐masing memiliki Gambar 3-1 FLowchrt umum proses perancangan
kelebihan dan kekurangannya.[4]

2.3 Bahasa VHDL

VHDL (Very-high-speed integrated circuits

Hardware Description Language) adalah bahasa
pemrograman perangkat keras yang digunakan
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 2
 Nama Pin I/O Kaki yang digunakan DE1
A PIN_L22
B PIN_L21
C PIN_M22
A_OUT PIN_J2
B_OUT PIN_E2
C_OUT PIN_H1
CARRY PIN_D1
SUM PIN_E1

Tabel 3-1 Refrensi Kaki Komponen

Membuat folder Tutorial 1dan Tutorial 2

Gambar 3-2 Setting Device FPGA yang digunakan

Jalankan QUARTUS II9.0 sp2 Web Edition

Memilih New Project dan memilih folder Tutorial 1

Pilih device EPC2C20F484C7

Buat jendela baru dengan tipe Block Diagram/Schematic file

Gambar 3-3 Proses Kompilasi Rangkaian

Buat rangkaian seperti pada gambar 3-5

Tetapkan I/O pin pada kaki FPGA seperti tabel 3-1

Buatlah netlist untuk simulasi

Membuat waveform masukan

Gambar 3-4 Menentukan Koneksi Pin Mengimplementasikan

3.1 MENDESAIN FULL ADDER DENGAN

SKEMATIK
Pada percobaan ini, kita akan mendesain
rangkaian full-adder dengan pendekatan skematik.
Pendesainan ini akan dibantu dengan piranti
lunak ALTERA QUARTUS II. Berikut adalah
rancangan desain dari percobaan ini:
3.2 MENDESAIN FULL ADDER DENGAN
PENDEKATAN BAHASA VHDL
Percobaan 2 akan mendesain full-adder (seperti
percobaan 1) menggunakan bahasa VHDL. File
yang dikodekan dalam “modul2vhdl.vhd” adalah
sebagai berikut:

Gambar 3-5 Skematik yang digunakan pada Percobaan 1 Gambar 3-6 Kode VHDL untuk Percobaan 2
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 3

Pilih device EPC2C20F484C7
Buat jendela baru dengan tipe VHDL FILE
Masukan source code seperti gambar 3-6
Tetapkan I/O pin pada kaki FPGA seperti tabel 3-1
Buatlah netlist untuk simulasi
Membuat waveform masukan
Mengimplementasikan desain
3.3 MENDESAIN 4 BIT RIPPLE CARRY
ADDER DENGAN VHDL
Pada percobaan 3 Mendesain 4-Bit Ripple Carry
Adder dengan VHDL kit akan mencoba membuat
3-Bit Ripple Carry Adder dengan menggunakan
VHDL yang sebelumnya sudah kita buat dengan
menambahkan sedikit.
Gambar 3-7 Kode VHDL pada Percobaan 3
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
Buat jendela baru dengan tipe VHDL FILE
Masukan source code seperti gambar 3-7
Buatlah netlist untuk simulasi
Membuat waveform masukan
Mengimplementasikan desain
3.4 MENDESAIN 4 BIT RIPPLE CARRY
ADDER DENGAN SKEMATIK
Setelah kita menggunakan pendekatan dengan
VHDL, pada percobaan 4, kita akan menggunakan
pendekatan skematik. Kita dapat
mensimulasikannya seperti pada proses
percobaan 1. Berikut ini adalah rancangan desain
dari percobaan ini
Gambar 3-8 Skematik yang digunakan pada Percobaan 4
Copy file pendukung dari website labdasar
Buat jendela baru dengan tipe
Block Diagram/Schematic file
Buat rangkaian seperti pada gambar 3-8
Buatlah netlist untuk simulasi
Membuat waveform masukan
Mengimplementasikan desain
4
3.5 SIMULASI SEDERHANA MENGGUNAKAN
MODELSIM
Percobaan 2E Simulasi Sederhana Menggunakan
ModelSim. Pada percobaan ini kita akan
melakukan simulasi dengan software yang
berbeda, yaitu Modelsim.
Jalankan program ModelSim ALTERA STARTER
EDITION 6.4a
Buatlah library baru
Load file model simulasi dari file VHDL
Compile desain
Start simulation
3.6 MEMBUAT TESTBENCH
Ada cara lain untuk mensimulasikan suatu
sistem/rangkaian digital selain memasukan
inputnya satu-persatu. Cara ini adalah dengan
membuat suatu file VHDL yang berfungsi untuk
memberikan input pada rangkaian yang akan
diuji (disebut DUT: design under test). File ini
disebut stimulus generator.
Gambar 3-9 Kode VHDL pada Percobaan 6
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
Setelah menggunakan stimulus diatas, kita akan
mengganti stimulus dengan kode VHDL berikut
ini:
Gambar 3-10 Kode VHDL untuk mengganti stimulus pada
Percobaan 6
3.7 MEMBUAT PROSES TAPPING SINYAL DARI
SEBUAH DESAIN
Setelah mensimulasikan fungsi logika dengan
ModelSim, pada percobaan 7,akan menggunakan
ModelSim untuk melakukan tapping sinyal dari
sebuah desain.Kita akan melakukan modifikasi
pada file DUT dengan script berikut :
Gambar 3-11 Script Tapping unruk percobaan 7
3.8 MEMBUAT SCRIPT UNTUK MELAKUKAN
SIMULASI
Setelah mengetikkan script sebelumnya, kita cukup
mensimulasikan ulang seperti pada percobaan 6.
Jika proses- proses diatas dilakukan secara manual,
kita dapat membuat script untuk menghindari
proses yang sama berulang kali. Pada percobaan 8,
kita akan membuat file bernama sim.do dengan
spesifikasi script sebagai berikut
Gambar 3-12 Script file sim.do unruk percobaan 8
Hal selanjutnya yang perlu kita lakukan adalah
mensimulasikannya dengan mengetikkan “do
sim.do”. Seperti percobaan 2F, kita akan menguji
5
script diatas dengan melakukan pengaturan pada Tabel 4-1 Truth Table dengan variasi input Flex Switch
preferensi clock. Lalu kita akan mendapatkan
kode berikut ini: (Display Input) (Display Output)
7-Segmen A 7-Segmen B
A B C S C
(a) (g) (d) (a) (g)
0 0 0 0 0
1 0 0 1 0
Gambar 3-13 Script stimulus unruk percobaan 8 0 1 0 1 0
1 1 0 0 1
Selanjutnya kita akan mensimulasikan testbench 0 0 1 1 0
yang telah dibuat sebelumnya menggunakan script 1 0 1 0 1
file.do. Berikut ini adalah kode yang digunakan 0 1 1 0 1
dalam pembuatan file file.do: 1 1 1 1 1

Gambar 3-14 Script file.do unruk percobaan 8
4. HASIL DAN ANALISIS
Setelah melakukan percobaan, didapatkan data
percobaan yang dapat memperjelas tentang
penngenalan desain dengan menggunakan FPGA
4.1 MENDESAIN FULL ADDER DENGAN
SKEMATIK
Pada percobaan ini digunakan ALTERA
QUARTUS II dan board UP2 dengan pendekatan
skematik. Dengan menggunakan overwrite clock
masukkan A sebesar 10 ns, B sebesar 20 ns, dan
Cin sebesar 40 ns, Data hasil percobaan
didapatkan sebagai berikut :
Analisis:
Dari hasil pengamatan yang ditunjukkan pada
table dan gambar diatas,Tabel kebenaran 4-1 sesuai
dengan table kebenaran refrensi full adder.
Switch dan LED di tabel 4-1 bersifat active low.
Ketika switch terbuka berlogika 1 dan tertutup
berlogika 0, sedangkan LED akan menyala ketika
mendapat input logika 0 dan mati ketika mendapat
logika 1. Dari data pada percobaan 1, didapatkan
bahwa hasil simulasi dan verifikasi input pada
FPGA sesuai dengan rancangan FULL ADDER
yang diprogram dan telah bekerja dengan baik
4.2 MENDESAIN FULL ADDER DENGAN
PENDEKATAN BAHASA VHDL
Pada percobaan ini, kita akan menggunakan
implementasi bahasa VHDL dalam board yang
digunakan. Simulasi yang dilakukan
menggunakan bahasa VHDL. Data hasil
percobaan didapatkan sebagai berikut:

Gambar 4-3 Hasil Simulasi percobaan 2

Tabel 4-2 Truth Table percobaan 2

INPUT OUTPUT
Gambar 4-1 Hasil Simulasi percobaan 1 Switch Switch Switch LED - LED –
-1 -2 -3 a g
(A) (B) (Cin) (Sum) (Cout)
0 0 0 0 0
1 0 0 1 0
0 1 0 1 0
1 1 0 0 1
0 0 1 1 0
1 0 1 0 1
0 1 1 0 1
1 1 1 1 1
Gambar 4-2 Posisi kaki LED seven segmen 0→Switch tertutup 1→Switch terbuka 0→LED
mati 1→LED nyala

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 6

Analisis: diprogram dan telah bekerja dengan baik dan
sesuai dengan referensi.
Dari data pada percobaan 2, didapatkan bahwa
hasil simulasi dan verifikasi input pada FPGA
sesuai penggambaran hardware dengan VHDL
untuk rancangan FULL ADDER dan telah bekerja 4.4 MENDESAIN 4 BIT RIPPLE CARRY
dengan baik. Hasil tersebut menunjukkan keluaran ADDER DENGAN SKEMATIK
menggunakan pendekatan skematik dan bahasa
Pada percobaan ini kita akan menggunakan
VHDL sama,sehingga hal tersebut menyatakan
pendekatan skematik.Data dari hasil percobaan
bahwa melakukan impelementasi pada board FPGA
adalah sebagai berikut :
dapat menggunakan pendekatan skematik atau
bahasa VHDL.Namun didapatkan kelebihan dan
kekurangan masing-masing.
Pendekatan VHDL lebih sederhana untuk
digunakan, karena apabila kita ingin
mengimplementasikan rangkaian yang kompleks
seperti membuat sebuah rangkaian berukuran Gambar 4-5 Hasil Simulasi percobaan 4
besar secara manual, maka faktor resiko galat
Tabel 4-4 Truth Tabel pendekatan skematik 4-Bit Ripple
menggunakan pendekatan skematik akan Carry Adder
meningkat.
Disisi lain, bahasa VHDL memerlukan INPUT OUTPUT
pembelajaran bahasa terlebih dahulu, sehingga A B Cin Sum Cout
untuk rangkaian-rangkaian sederhana, pendekatan 1111 0000 0 1111 0
skematik lebih mudah digunakan dan lebih user- 0000 1111 0 1111 0
friendly. 1111 1111 0 1110 1
0000 0000 1 0001 0
4.3 MENDESAIN 4 BIT RIPPLE CARRY 1111 0000 1 0000 1
ADDER DENGAN VHDL 0000 1111 1 0000 1
Pada percobaan ke-3,4- Bit ripple carry adder 1111 1111 1 1111 1
menerima masukkan A dan B 4 bit, serta Cin 1 bit 0000 0000 0 0000 0
dan mengembalikan hasil berupa Sum 4 bit dan Cout
1 bit. Analisis:
Dari data pada percobaan 4, didapatkan bahwa
hasil simulasi dan verifikasi input pada FPGA
sesuai penggambaran hardware dengan VHDL
untuk rancangan FULL ADDER dan telah bekerja
dengan baik. Hasil tersebut menunjukkan keluaran
menggunakan pendekatan skematik dan bahasa
VHDL sama,sehingga hal tersebut menyatakan
Gambar 4-4 Hasil Simulasi percobaan 3 bahwa dalam merancang 4- Bit Ripple Cany Adder
dapat menggunakan bahasa VHDL atau
Tabel 4-3 Tabel Kebenaran 4-Bit Ripple Carry Adder
pendekatan sistematik.
INPUT OUTPUT
A B Cin Sum Cout 4.5 SIMULASI SEDERHANA MENGGUNAKAN
1111 0000 0 1111 0
MODELSIM
0000 1111 0 1111 0 Berikut ini adalah hasil simulasi
1111 1111 0 1110 1 menggunakan piranti lunak ModelSim:
0000 0000 1 0001 0
1111 0000 1 0000 1
0000 1111 1 0000 1
1111 1111 1 1111 1
0000 0000 0 0000 0

Analisis :
Hasil simulasi dan verifikasi input pada FPGA
sesuai dengan rancangan ADDER 4 BIT yang Gambar 4-6 Simulasi Percobaan 5 pada ModelSim
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 7
Analisis :
Hasil data waveform didapatkan dengan mengatur
periode yang berbeda pada masing masing
input.Hasil stimulus berlogika sama dengan
ALTERA QUARTUS II.
Selanjutnya diuji adalah menggunakan perintah
(command) No Force yang berfungsi untuk
membatalkan (undo) dari perintah force yang
diberikan sebelumnya. Pada kondisi default,
perintah ini akan memberikan hasil keluaran 0.
Gambar 4-7 Nilai logika menjadi 1 pada ModelSim
Gambar tersebut merupakan representasi hasil
ketika nilai logika diberikan force agar selalu
bernilai 1. Perintah force berfungsi untuk
memaksakan agar masukkan input selalu
bernilai logika tertentu (1 / 0).
4.6 MEMBUAT TESTBENCH
Pada ModelSlim dapat membuat simulasi rangkaian
menggunakan testbench.Data hasil percobaan:
Gambar 4-8 Stimulus Generator pada ModelSim
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
Gambar 4-9 Stimulus : PROCESS pada ModelSim
Analisis :
Dari hasil pengamatan dan data,perintah
(command) dapat digantikan dengan
testbench.Gambar 4-8 menggunakan stimulus
generator.Seluruh nilai logika masukan akan
diinvert.Contoh Force Value menunjukkan bahwa
setiap 50 ps,nilai logika A akan bernilai 0 dan
berlaku sebaliknya.Kita dapat juga memaksakan
nilai logika input melalui testbench.Pada gambar 4-
9,pada saat 50 ps,nilai logika A akan bernilai 1,saat
150 ps nilai logika B bernilai 1 ,saat 350 ps nilai
logika C bernilai 1.Dari kedua hal tersebut,testbench
memungkinkan untuk dapat mendesain sesuai
dengan keinginan yang menghasilkan nilai logika
yang berupa fungsi.
4.7 MEMBUAT PROSES TAPPING SINYAL DARI
SEBUAH DESAIN
Pada percobaan ini, kita misalkan sinyal tersebut
adalah Temp, yang bernilai logika A XOR B.Data
hasil percobaan :
Gambar 4-10 Proses Tapping pada ModelSim
Analisis : Dari hasil data tersebut,saat logika A
bernilai 0 dan logika B berniai 0,sehingga logika
temp,sedangkan saat logika A bernilai 1 dan
logika B bernilai 0,maka logika temp bernilai
1,Dari hasil pengamatan tersebut menunjukkan
bahwa hasil keluaran waveform sama dengan hasil
keluaran operasi XOR.Proses tapping berjalan
dengan baik dikarenakan tidak ada
kesalahan/bug.
8
4.8 MEMBUAT SCRIPT UNTUK MELAKUKAN
SIMULASI
Pada percobaan ini akan dilakukan simulasi
dengan membuat script untuk melakukan semua
prosedur simulasi sehingga tidak perlu melakukan
proses yang sama berulang kali saat ingin
melakukan simulasi.
Gambar 4-11 Simulasi script file sim.do
Dengan membuat script file sim.do tidak perlu
eksekusi secara manual,perintah ini sama
seperti menjalankan secara manual file
modul2vhdl pada percobaan 5.
Gambar 4-12 Simulasi script file file.do
Dengan script dapat mensimulasikan
testbench/DUT yang digunakan dalam
percobaan.Hasil pada gambar sama dengan
waveform percobaan 6,sehingga dengan script
file.do tersebut,kita tidak perlu melakukan
eksekusi secara manual.
5. KESIMPULAN
Kesimpulan yang pada percobaan 2 ini adalah
sebagai berikut,
1. Peracangan rangakaian digital dapat
dilakukan dengan pendekatan skematik
maupun VHDL. Hasil perancangan dapat
diimplementasikan pada Board FPGA dengan
menset input ke DIP switch atau Flex Button
sesuai dengan yang diinginkan. Setelah
program didownload, program yang
dijalankan dapat diverifikasi kebenarannya.
Perancangan suatu rangkaian digital dapat
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
dilakukan dengan baik dengan VHDL
maupun secara skematik. Keduanya akan
mengembalikan hasil yang sama, akan tetapi
tiap-tiap metode memiliki kelebihan dan
kekurangan masing-masing. Dengan
skematik kita dapat membuat rangkaian
sesuai dengan gambaran dan dapat melihat
langsung bagaimana bentuk rangkaiannya,
sementara dengan VHDL kita tidak perlu
memikirkan bentuk rangkaiannya, sehingga
akan lebih bermanfaat dalam perancangan
rangkaian yang kompleks.
2. Modelsim dan Quartus dapat
menjalankan simulasi dengan baik. Akan
tetapi terdapat perbedaan antara keduanya.
Yang membedakan Modelsim dari Quartus
adalah pada Modelsim kita dapat melakukan
manipulasi terhadap rangkaian yang kita
buat,yaitu dengan menggunakan force,
sehingga kita dapat melakukan debugging
dengan lebihbaik. Selain itu pada Modelsim
juga terdapat Simulator Tool yang tidak kita
temukan pada Quartus. Sedangkan
keuntungan dari ALTERA QUARTUS II
adalah integrasinya dengan FPGA yang lebih
user-friendly dan mudah digunakan. Selain
itu, kita dapat menggunakan pendekatan
secara skematik ketika ModelSim harus
menggunakan bahasa VHDL (file skematik
harus di convert terlebih dahulu).
DAFTAR PUSTAKA
[1] http://en.wikipedia.org/wiki/Field-
programmable_gate_array, 25 September 2018,
pukul 22:19
[2] Brian Holdsworth and Clive Woods, Digital
Logic Design Fourth Edition, N.wnes, 2002
[3] http://4.bp.blogspot.com/-
NIy45k3TuEE/TkouUTvUOZI/AAAAAA
AAAG8/SQiB48Yi_UQ/s1600/550px-Full-
adder.png, 25 September 2018, pukul 22:31
[4] Mervin, dkk, Praktikum Sistem Digital, Hal
11-13, Lab. Dasar STEI ITB, Bandung, 2018
[5] http://en.wikipedia.org/wiki/VHDL, 3
25 September 2018, pukul 22:37
9