MODUL 3 RANGKAIAN LOGIKA KOMBINASIONAL
Adrian Febrianta Sembiring (13217032)
Asisten: Yoland S M Nababan/13215053
Tanggal Percobaan: 05/Oktober/2018
EL2102-Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB
Abstrak
Pada praktikum ini praktikan mencoba mendesain
rangkaian kombinasional sederhana dan decoder BCD-
to-7-segmen untuk diimplementasikan di dalam FPGA.
Setelah perancangan dibuat, rangkaian verifikasi
fungsinya menggunakan simulasi fungsional dan juga
diidentifikasi worst case delay pathnya menggunakan
analisis dan simulasi waktu. Praktikan dapat juga
melihat pengaruh waktu tunda maksimum pada
rangkaian. Apabila hasil simulasi yang didapatkan
sudah sesuai, rancangan didownload ke FPGA dan
dapat dicoba kebenaran fungsinya dengan memberi
inputnya pada flex switch.Praktikan juga dapat
membedakan pendekatan level abstraksi yang dilakukan
untuk merancang rangkaian kombinasional
.
Kata kunci: Rangkaian kombinasional,
FPGA, BCD-to-7-egment, fungsional,
timing, worst case delay,level abstraksi.
1. PENDAHULUAN
Implementasi sebuah gerbang logika
kombinasional ada beberapa hal yang harus
diamati dengan seksama diantara pengujian
fungsional dan timing sebuah rangkaian.Dengan
mempertimbangkan realita yang tidak bersifat
ideal,salah satu bentuk ketidakidealan suatu
gerbang logika adalah terdapat waktu tunda
(delay).
Waktu tunda berkaitan dengan efektifitas fungsi
kerja dari rangkaian. Fungsionalitas harus sesuai
dengan spesifikasi yang dibutuhkan dan
selanjutnya mempertim-bangkannya dengan
timing untuk mengetahui waktu tunda yang
muncul di dalam rangkaian.
Metode yang digunakan untuk
mengimplementasikan rangkaian logika
kombinasional adalah pendekatan dengan level
abstraksi struktutral atau level abstraksi
behavioral.Salah satu rangkaian kombinasional
yang diimplementasikan adalah BCD-to-7-
segment,serta akan diidentifikasikan worst case
delay path dari rangkaian logika tersebut.
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
Adapun tujuan dari praktikum kali ini adalah :
1. Mendesain rangkaian sederhana untuk melihat
pengaruh waktu tunda
2. Mendesain rangkaian kombinasional berupa
decoder BCD-to-7-segment untuk
diimplementasikan di dalam FPGA
3. Menggunakan simulasi fungsional untuk
memverifikasi fungsi rangkaian
4. Menggunakan analisis dan simulasi waktu
untuk mengidentifikasi worst case delay path
5. Melakukan pengukuran waktu tunda propagasi
pada level rangkaian
6. Mengenal level abstraksi dalam perancangan
digital.
Diharapkan praktikan mencapai tujuan tersebut.
2. STUDI PUSTAKA
Rangkaian logika terdiri terdapat beberapa
jenis yakni rangkain logika kombinasional dan
rangkaian logika sekuensial.Pada
praktiknya,terdapat sifat yang tidak ideal dari
gerbang logika.
2.1 RANGKAIAN KOMBINASIONAL
Rangkaian kombinasional terdiri dari gerbang
logika yang memiliki output yang selalu
tergantung pada kombinasi input yang ada.
Rangkaian kombinasional melakukan operasi
yang dapat ditentukan secara logika dengan
memakai sebuah fungsi boolean. Ada beberapa
rangkaian logika kombinasional adalah
enkoder,dekoder,multiplexer dan
demultiplexer.[1]
2.2 IMPLEMENTASI FPGA DAN WAKTU TUNDA
Pada pengimplementasian pada board FPGA dari
setiap bit input yang dimasukkan memiliki waktu
tunda yang berkontribusi ke waktu tunda
keseluruhan.
1
 Tabel 2-1 Tabel Kebenaran BCD-To-7-Segment
Digi D D D D A B C D E F G
ts 3 2 1 0
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
Gambar 2-1 Bentuk subfungsi yang mempresentasikan 4 0 1 0 0 0 1 1 0 0 1 1
logika pada FPGA 5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
Perancang yang berpengalaman bisa 7 0 1 1 1 1 1 1 0 0 0 0
menggunakan pengaturan tertentu untuk 8 1 0 0 0 1 1 1 1 1 1 1
mengspesifikasikan waktu tunda maksimum yang 9 1 0 0 1 1 1 1 1 0 1 1
dapat diterima. Estimasi worst case delay
ditentukan dengan menambahkan delay perkiraan
maksimum kedalam rangkaian kombinasional 2.4 LEVEL ABSTRAKSI
termasuk logika dan interkoneksi.
Sebuah sistem digital dapat dijelaskan pada
Worst case delay adalah waktu tunda tingkat abstraksi yang berbeda-beda,yakni level
terlama yang terdapat pada suatu rangkaian abstraksi physical,behavioral,structural
gerbang logika.Dengan mengetahui jalur dari
worst case delay kita kemudian bisa mengukur Levek abstraksi structural adalah tingkat abstraksi
delay pada setiap titik jalur tersebut.Delay yang dengan implementasi menggunakan fungsi
terukur bukanlah worst case delay tetapi lebih gerbang logika. Level abstraksi behavioral adalah
kepada waktu rata-rata.[2] tingkat abstraksi yang mengimplementasikan
sesuai dengan perilaku sistem, bukan interkoneksi
antara komponen yang digunakan.
2.3 BCD-TO-7-SEGMENT CODE CONVERTER Level abstraksi physical adalah implementasi
langsung, seperti menggunakan FPGA maupun
Rangkaian ini digunakan untuk mengkonversi rangkaian digital lainnya[3].
suatu nilai desimal terkode biner (BCD) ke pola
segmen yang sesuai pada dispal 7=segmen.
Karena nila BCD adalah angka 4-bit pada
jangkauan 0-9, maka nilai 10-15 (dont care atau
tidak ) berpengaruh pada desai kita[2]
7-segment biasanya diidentifikasi dalam industri
menggunakan huruf a-g seperti pada gambar
berikut :

Gambar 2-3 Level abstraksi : Behavioral,Structural,dan

Physical

3. METODOLOGI
(a) (b) Peralatan yang digunakan :
Gambar 2-2 (a) Konvensi penomoran 7-segmen, (b) Pola  Board FPGA tipe DE1
Display 7-Segmen
 Catu daya + kabel dan konektor tambahan serta
kabel downloader
 Komputer
Secara umum alur perancangan rangkaian digital
dengan menggunakan FPGA dari ALTERA dapat
digambarkan seperti flowchart pada gambar
dibawah ini:

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 2

 Gambar 3-2 Rangkaian Sederhana dalam skematik

Berikut ini adalah file konfigurasi CLOCKDIV

yang digunakan

Gambar 3-1 FLowchrt umum proses perancangan

3.1 MEMBUAT RANGKAIAN SEDERHANA

Dalam percobaan ini, Anda akan membuat 2

project, yang pertama diberi nama sederhana dan
hanya terdiri dari satu skematik, yang kedua akan
diberi nama bcd dan memerlukan 2 skematik.

Membuat direktori baru,

Gambar 3-3 Script untuk CLOCK DIV
kemudian download file Membuat settingan awal
pendukung bagi yang new project sesuai dengan Meskipun demikian, kita tidak menggunakan
mendapatkan board FPGA petunjuk pada referensi
up2 pendekatan skematik, namun menggunakan
pendekatan lainnya, yaitu menggunakan Bahasa
VHDL . Gambar berikut ini merepresentasikan
kode yang digunakan

Buat file VHDL yang ekivalen

Lakukan kompilasi projecat dengan gambar skematk
yang ada pada referensi

Lakukan simulasi secara Lakukan simulasi secara

fungsional timing

Catat hasil percobaan dan

lakukan analisis

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 3

 fungsi persamaan Boolean kedalam FPGA DE-1,
menggunakan script berikut:

Gambar 3-4 Script VHDL untuk rangkaian sederhana

Gambar 3-6 Script VHDL Bcd_test

3.2 MEMBUAT RANGKAIAN BCD
Membuat rangkaian
BCD baru bernama bcd
pada direktori bcd
Mengimplementasi BCD-to-7-Segment dengan
pendekatan struktural, yaitu menggunakan
Import pin assignment
persamaan boolean (SOP) yang disederhanakan
seperti kode berikut ini:

Lakukan simulasi Buat rangkaian digital

Timing, kemudian dengan menggunakan
lakukan simulasi worst VHDL untuk decoder
case delay BCD-TO-7Segment

Berikut rangkaian BCD-to-7-Segment dalam

skematik,

Gambar 3-6 Script VHDL Bcd_7seg

Gambar 3-5 Rangkaian BCD-To-7-Segment dalam
skematik
Persamaan logika tersebut didapatkan dari K-Map
tabel kebenaran fungsi BCD-to-7-Segment
referensi yang digunakan. Menghubungkan

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 4

Penamaan Pin Input/Output Setelah menggunakan pendekatan struktural
Tabel 4-1 Pin Planner BCD-To-7-Segment (menggunakan persamaan Boolean), berikut ini
kita akan menggunakan implementasi dengan
Nama Pin Pada kaki Nama Pin level abstraksi behavioral. Berikut ini adalah script
bcd_7seg Input/Output yang digunakan
D3 SW1[3]
D2 SW1[2]
D1 SW1[1]
D0 SW1[0]
A HEX1[0]
B HEX1[1]
C HEX1[2]
D HEX1[3]
E HEX1[4]
F HEX1[5]
G HEX1[6]
Gambar 3-6 Script Pendekatan Abstraksi Behavioral
(DUT)
3.3 MERANCANG BCD 7SEG DENGAN LEVEL Mengimplementasikan kode tersebut dengan
ABSTRAKSI BEHAVIORAL simulasi testbench, yang akan menggunakan kode
berikut ini
Mengimplementasikan desain dengan level
abstraksi yang lebih tinggi.Pada contoh ini, cukup
menentukan bentuk keluaran, untuk setiap jenis
input yang diinginkan. Proses merubah menjadi
persamaan Boolean, meminimisasi, dan membuat
rangkaian gerbang logikanya dikerjakan oleh
tool/software. Dengan cara ini dapat membuat
rangkaian yang lebih besar/kompleks karena tidak
perlu memikirkan detailnya.

Pada jendela transcript

yang terdapat pada
Buat folder baru,
jendela program
kemudian buat file DUT
Modelslin, ketik ”do
sim.do

Gambar 3-7 Script Testbench untuk Abstraksi Behavioral

Buat filte Testbench Selanjutnya mensimulasikan kode diatas

Buat file sim do
dengan cara menggunakan script sim.do berikut ini
mengetikkan script yang
ada pada referensi

kemudian pada jendela

ketikkan ”do sim.do”
trascipt ketikkan do
pada jendela tras
sim.do

Implementasikan desain
ini ke dalam FPGA

Gambar 3-8 Script sim.do

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 5

3.4 MERANCANG SEBUAH KALKULATOR
SEDERHANA Buat file
Buat folder baru, atau project baru kalkulator,display,multiplexer,adder,su
Operasi yang telah dipelajari hingga percobaan btractor,comparator

sebelum ini adalah menggunakan pendekatan

abstraksi gate-level, dimana operasi dilakukan
dalam bit per bit. Sekarang banyak pihak sudah
menggunakan pendekatan high level abstraction,
dimana dalam implementasinya tentu lebih
praktis. Atur pin planner Lakukan kompilasi

Pemilihan operasi dapat dilakukan sebuah

selector 2-bit yang diatur dengan menggunakan
SW8 dan SW9. Pilihan operasi (selector)
ditampilkan pada 7-segment HEX3 pada FPGA,
tampilan angka 0,1, dan 2 masing-masing
menunjukan pemilihan operasi komparasi,
Implementasikan desain ini ke dalam
pengurangan, dan penjumlahan. Jika selector Lakukan kompilasi secara menyeluruh
FPGA

diatur bernilai 3, maka hasil operasi sama dengan

nol.Operasi komparasi memberikan keluaran 1
jika input kedua lebih besar dari input pertama,
Berikut script yang digunakan
jika input pertama lebih besar, maka keluarannya
2, jika input pertama sama dengan input kedua
maka keluarannya 3.

Gambar 3-9 Input Ouput pada FPGA

Arsitektur program ini dibagi dalam 6 blok, yaitu

blok adder untuk operasi penjumlahan, blok
subtractor untuk operasi pengurangan, blok
comparator untuk operasi komparasi, blok
multiplexer sebagai selector, blok display untuk
tampilan pada 7-segment, serta blok kalkulator
sebagai top-level. Blok kalkulator, display,
multiplexer, dan adder diberikan lengkap dalam
VHDL, sementara blok subtractor dan comparator
dibuat oleh praktikan.

Gambar 3-10 Script kalkulator

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 6


Gambar 3-11 Script display
Gambar 3-12 Script multiplexer
Gambar 3-13 Script adder
Gambar 3-13 Script subtractor
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB
Gambar 3-13 Script komparator
4. HASIL DAN ANALISIS
4.1 MEMBUAT RANGKAIAN SEDERHANA
Hasil wave sinyal yang dihasilkan :
Gambar 4-1 Hasil Simulasi Fungsional Rangkaian
Sederhana
Clock Time = 20.0 ns
Gambar 4-1 Hasil Simulasi Timing Rangkaian
Sederhana
Clock Time = 20.0 ns
Dari data diatas dapat disimpulkan hasil output
rangkaian sesuai dengan desain skematiknya.
Perbedaan kedua simulasi yaitu pada Simulasi
Fungsional perubahan GPIO[16] dari 1→0 terjadi
pada waktu ke 490 ns sedangkan pada simulasi
Timing terjadi pada waktu ke 498ns. Perbedaan ini
terjadi karena pada simulasi timing, delay setiap
gate diperhitungkan sehingga mode simulasi
Timing adalah permodelan secara akurat pada
kondisi nyata. Hasil sebenarnya diharapkan sama
dengan hasil simulasi karena delay gate
seharusnya diperhitungkan dalam kondisi nyata.
4.2 MEMBUAT RANGKAIAN BCD
Hasil wave yang dihasilkan
Gambar 4-3 Hasil Simulasi Fungsional Rangkaian
BCD-To-7-Segment
7
 Tabel 4-1 Tabel Kebenaran Hasil simulasi BCD-To-7- tersebut didapatkan 2 nilai set, yaitu
Segment SW1[3],SW1[2],SW1[0]=(0,0,0) dan
Digi D D D D A B C D E F G SW1[3],SW1[2],SW1[0] = (0,1,1). Dengan delay
ts 3 2 1 0 nilai set pertama (0,0,0) yaitu sebesar 8.086 ns dan
0 0 0 0 0 1 1 1 1 1 1 0 delay nilai set kedua (0,1,1) sebesar 7.813 ns.
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
Gambar 4-7 Nilai set 1
9 1 0 0 1 1 1 1 1 0 1 1
Hasil simulasi functional yang diimplementasikan
menunjukkan hasil yang sesuai dengan refrensi
BCD-to-7-Segment.

Gambar 4-8 Nilai set 2

Setelah melakukan pengamatan pada wave sinyal
yang dihasilkan, selanjutnya dilakukan
pengecekan output sekali lagi dengan
mengimplementasiknya pada 7 segmen pada
Gambar 4-4 Hasil Simulasi Timing Rangkaian BCD- FPGA. Tampilan hasil implementasi pada FPGA
To-7-Segment sebagai berikut :

Tabel 4-2 Hasil Implementasi BCD-to-7-Segmen

Switc Switc Switc Switc OUTPU
h -1 h -2 h -3 h -4 T

0 0 0 1

0 0 1 0

0 0 1 1
Gambar 4-5 Timing Analyzer (tpd)

0 1 0 0

0 1 0 1
Gambar 4-6 Menghitung Delay untuk Xi = SW[1]
dan Yj = HEX1[5]
0 1 1 0
Worst Case-tpd From SW1[1] To HEX[5].
Dari data diatas, simulasi rangkaian BCD-to-7-
0 1 1 1
segmen telah sesuai dengan yang diharapkan.
Tapi terdapat perbedaan antara kedua simulasi,
sama seperti pada rangkaian sederhana yang 1 0 0 0
mana pada simulasi timing, delay setiap gate pada
skematiknya diperhitungkan. Perhitungan worst
case delay (Gambar 4-3) diperoleh dengan 1 0 0 1
masukan input = ‘D1’ dan keluaran output pada
‘F’ yaitu pada SW1[1] berubah 0→1. Dari hasil
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 8
 0→Switch terbuka 1→Switch tertutup
Tabel 4-3 Hasil Implementasi BCD-to-7-Segmen
→LED nyala →LED mati Switc Switc Switc Switc OUTPU
Dari data hasil pengimplementasian BCD-to-7- h -1 h -2 h -3 h -4 T
segmen, didapatkan bahwa hasil simulasi dan
verifikasi input pada FPGA sesuai penggambaran 0 0 0 1
hardware pada skematik. Namun, pada hasil
impelmentasi diperoleh bahwa 7-segmen
menggunakan input ‘LOW’. 0 0 1 0

0 0 1 1
4.3 MERANCANG BCD 7SEG DENGAN LEVEL
ABSTRAKSI BEHAVIORAL
Pada percobaan 3 ini dilakukan implementasi 0 1 0 0
dengan level abstraksi. Level abstraksi dilakukan
dengan membuat kode VHDL yang berisi formula
setiap output dengan semua kombinasi input yang 0 1 0 1
diinginkan. Dengan cara ini, kita tidak perlu
malakukan/mencari persamaan untuk setiap
signal/variable. Proses merubah menjadi 0 1 1 0
persamaan Boolean, meminimalisasi, dan
membuat rangkaian gerbang logika telah
dilakukan oleh software. Selain itu, dengan cara ini 0 1 1 1
pula kita dapat membuat rangkaian yang lebih
kompleks tanpa perlu memikirkan detail
rangkaiannya. 1 0 0 0
Level-level abstraksi pada perancangan rangkaian
digital merepresentasikan seberapa mudah kode 1 0 0 1
rangkaian dapat dipahami oleh manusia. Semakin
mudah suatu kode dapat dipahami manusia, maka
semakin tinggi level abstraksi dan
kompleksitasnya. Dengan tinginya tingkat 0→Switch terbuka 1→Switch tertutup
kompleksitas suatu rangkaian, semakin panjang
pula kode (source kode) rangkaian tersebut. Hal ini →LED nyala →LED mati
menyebabkan “keborosan” pada memori serta Hasil wave sinyal dan implementasi pada FPGA
lamanya waktu saat eksekusi maupun kompilasi. pada percobaan 3 ini (gambar 13 dan 14) identik
Sebaliknya semakin rendah level suatu level sama dengan hasil gelombang serta 7 segmen
abstraksi, maka semakin sulit kode suatu pada percobaan 2. Namun terdapat sedikit
rangkaian dapat dipahami manusia. Namun perbedaan pada wave sinyal untuk nilai 9 (biner
kelebihannya yaitu kode dengan level ini lebih 1001). Hal ini dikarenakan pada kode VHDL yang
“solid” serta tidak memakai banyak memori dan digunakan, memerintahkan output pada nilai 9
waktu eksekusi maupun kompilasinya menjadi yaitu 1110011 sedangkan pada percobaan 2
lebih cepat. output berdasarkan truth table untuk nilai 9 yaitu
Berikut adalah hasil wave sinyal dan implementasi 1111011. Perbedaan terletak pada digit ke 4 atau
pada 7 segmen FPGA : output “d”.

Gambar 4-9 Hasil Simulasi

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 9
 Truth table untuk nilai biner 9 Tabel 4-4 Perbedaan Level Abstraksi Struktural maupun
1 0 0 1 1 1 1 1 0 1 1 Behavioral

Level Abstraksi Level Abstraksi

Struktural Behavioral

Pengertia Menggunakan Menggunakan

n gerbang dan implementasi
komponen perilaku
logika yang langsung dari
memenuhi suatu
persamaan. rangkaian,seper
ti pada BCD-to-
7-Segment
dipresentasikan
Gambar 4-10 Hasil Simulasi percobaan 2 dengan
“0110000”

Kelebihan Dapat Dapat

diimplementasi diimplementasi
kan tanpa kan tanpa
Gambar 4-11 Kode VHDL untuk percobaan 3
melihat merusmuskan
keluaran secara persamaan
langsung logika/masuka
n sistem

Kekurang Harus Semua keluaran

an memformulasik harus
an fungsi dijabarkan.
persamaan
logika yang
digunakan
secara
mendetail,baik
dengan
pendekatan
skematik atau
Dengan adanya perbedaan seperti yang Bahasa VHDL.
ditunjukan diatas, maka akan mempengaruhi
bentuk keluaran 7 segmen pada FPGA. Perubahan
pada tampilan 7 segmen yaitu terletak pada batang 4.4 MERANCANG SEBUAH KALKULATOR
LED “d”, dimana untuk percobaan 2, batang LED SEDERHANA
d tidak menyala (biner 1) sedangkan pada Berikut hasil percobaan
percobaan 3 batang LED menyala (biner 0).
ini berisi data hasil percobaan. Jika diperlukan,
gunakanlah tabel untuk merepresentasikan data
hasil percobaan.

Percobaan 2 Percobaan 3
Berikut adalah table analisis perbedaan level
abstraksi structural maupun behavioral

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 10

 diketahui worst case delay pada suatu
rangkaian, kemudian dari worst case delay
path tersebut kita dapat mengetahui waktu
delay pada setiap titik rangkaian. Waktu inilah
yang merupakan waktu tunda propagasi.

 Dalam perancangan rangkaian digital

Gambar 4-11 Beberapa hasil percobaan 3d yang
diimplementasikan pada FPGA
Dari hasil tersebut pendekatan high level
abstraction ,dimana dalam implementasinya lebih
prkatis dan hasil operasi yang dilakukan telah
tepat.Sehingga tidak diperlukan lagi menggunakan
rancangan operasi dengan abstraksi gate_level
dikarenakan pada library kode VHDL
tersebut,operasi matematika dapat dilakukan
dengan menggunakan operatornya langsung.
5. KESIMPULAN
Kesimpulan yang didapat dari praktikum kali ini
adalah sebagai berikut
 Telah dibuat rangkaian kombinasional
sederhana dengan menggunakan Bahasa
VHDL lalu dilakukan simulasi Functional dan
Timing pada rangkaian tersebut. Kedua
simulasi berfungsi untuk melihat waktu tunda
yang terjadi (yaitu pada gate inverter/gerbang
NOT).
dikenal level abstraksi rangkaian. Perancangan
dengan level abstraksi ini yaitu kita tidak perlu
mengetahui secara detail bentuk dari
rangkaian namun hanya dengan menentukan
bentuk keluaran untuk setiap jenis input yang
diinginkan. Proses mengubah menjadi
persamaan Boolean, minimalisasi, dan
membuat gerbang logika telah dilakukan oleh
software.Sehingga dengan cara ini seorang
engineer dapat membuat rangkaian yang lebih
besar dan kompleks tanpa perlu memikirkan
detailnya.
DAFTAR PUSTAKA
[1] https://ahmadharisandi7.wordpress.com/201
5/07/05/rangkaian-logika-sekuensial-dan-
kombinasional/ diakses pada 11/10/2018,
20:21
[2] Mervin, dkk, Praktikum Sistem Digital, Hal 37-
39, Lab. Dasar STEI ITB, Bandung, 2018
[3] https://rizkia.wordpress.com/2011/01/08/v
hdl-level-abstraksi/ diakses pada 11/10/2018,
21:04

 Telah dilakukan desain rangkaian

kombinasional berupa decoder BCD to 7
segmen, lalu dilakukan simulasi rangkaian
dengan menggunakan mode simulasi
Functional dan Timing. Wave sinyal yang
dihasilkan cocok dengan truth table yang
dibuat sebelumnya. Setelah itu rangkain BCD
diimplementasikan pada 7 segmen FPGA.
Keluaran pada 7 segmen juga memberikan
tampilan yang sesuai dengan kombinasi input
yang diberikan (7 segmen active LOW).

 Simulasi Fungsional digunakan untuk

memverifikasi fungsi rangkaian apakah sesuai
dengan truth table atau tidak. Sedangkan
simulasi Timing digunakan untuk mengetahui
waktu tunda serta worst case delay yang
terjadi pada suatu rangkaian.

 Telah dilakukan pengukuran waktu tunda

propagasi pada rangkaian. Sebelumnya perlu

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB 11