10

BAB II
PEMROGRAMAN VHDL MULTIPLEXER
DAN DEMULTIPLEXER SOFTWARE
VIVADO
Tujuan

1. Mahasiswa mengerti dan mengetahui Multiplexer dan Demultiplexer

2. Mahasiswa mengetahui dan menjelaskan pemrograman VHDL

dengan Multiplexer dan Demultiplexer

3. Mahasiswa bisa mengoperasikan software Vivado untuk pemrograman VHDL

Landasan Teori
A. Multiplexer
Multiplexer juga sering dikenal dengan sebutan Mpx atau Mux. Komponen
ini merupakan bagian yang tidak terpisahkan dari rangkaian kombinasi logika.
Dimana dalam rangkaian gerbang logika, fungsi multiplexer adalah sebagai
jalur yang mengarahkan tegangan input agar menuju output sesuai dengan
logika awal. Multiplexer adalah rangkaian digital yang tersusun dari gerbang
logika berkecepatan tinggi. Dimana perangkat tersebut merupakan komponen
yang terdiri dari jalur input, terminal pengendali, dan juga jalur output. Mux
juga dikenal dengan istilah data selector atau perangkat pemilih data.

1. Terminal Input
Komponen Mux yang pertama adalah terminal input. Yang mana terminal
input atau yang dikenal juga sebagai jalur input adalah tempat dimana
perangkat tersebut menerima sinyal. Sinyal yang masuk pada perangkat, baik
yang berupa sinyal analog maupun digital biasanya berjumlah lebih dari satu.
Sinyal-sinyal tersebut dapat masuk pada perangkat yaitu dengan melalui jalur
input.

2. Terminal Pengendali
Terminal pengendali sering disebut juga sebagai terminal pemilih. Pada
komponen yang satu ini, semua sinyal yang masuk melalui input akan dipilih,
kemudian ditransmisikan menuju jalur output. Pada multiplexer, terminal

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 10

pengendali jumlahnya akan menyesuaikan. Maksudnya yaitu dengan melihat

kuantitas jalur input yang tersedia pada perangkat misalnya saja jika perangkat

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 11

memiliki 4 input, maka terminal pengendali jumlahnya akan ada sebanyak 2

buah. Namun hal berbeda apabila perangkat hanya menerima 2 sinyal input
saja. Maka sudah dipastikan terminal pengendali yang dibutuhkan hanya perlu
1 buah saja.

3. Terminal Output
Pada Mux, hanya terdapat satu buah terminal output. Fungsi dari komponen
tersebut adalah untuk menerima sinyal yang telah dipilih dari input. Untuk
selanjutnya diolah dan diteruskan menuju output sesuai dengan gerbang logika
yang digunakan.

B. Demultiplexer
Pada dasarnya rangkaian ini adalah kebalikan dari multiplexer. Rangkaian
ini mendapatkan informasi di satu input dan menyebarkannya ke beberapa jalur
output berdasarkan kombinasi atau nilai dari pin selector. Berdasarkan sifat
itulah rangkaian ini dapat juga disebut sebagai rangkaian distributor. Jika
mengingat kembali karakter rangkaian dari decoder, maka akan terlihat bahwa
decoder dapat juga digunakan sebagai demultiplexer.

Gambar 2.1 Demultiplexer 1 to 4

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 12

Alat Dan Bahan

Alat dan bahan yang digunakan dalam praktikum ini adalah sebagai berikut :
1. Laptop 1 buah
2. Software Vivado

Prosedur Percobaan

1. Dengan memilih tatuan create new project

2. Klik next, kemudian opsi Proyek RTL memungkinkan untuk menambahkan
sumber, membuat desain blok di IP Integrator, menghasilkan IP, menjalankan
analisis RTL, sintesis, implementasi, perencanaan desain, dan analisis. Klik opsi
ini (RTL Project) dan kemudian klik berikutnya. Mengatur masukan 3 kali hasil
percobaan.
3. Jendela Add sources akan muncul menambahkan file, direktori atau membuat file
baru. Verilog atau VHDL dapat ditambahkan, juga bahasa simulasi yang akan
dipilih. Vivado mendukung campuran deskripsi dan simulasi (Verilog dan
VHDL). Klik berikutnya untuk melanjutkan.
4. Memasukkan file IP jendela untuk menentukan IP yang dapat dikonfigurasi,
komposit DSP, dan file sub-desain Tertanam untuk ditambahkan ke proyek. Jika
tidak ada, klik saja next.
5. Contraints File dapat ditambahkan menggunakan jendela Add Constraints yang
dapat menentukan atau membuat Contraints file untuk fisik (penugasan pin
tergantung pada chip yang dipilih untuk mengimplementasikan desain) dan
batasan waktu (jika perlu bahwa sinyal tertentu memenuhi maksimum waktu).
Seperti jendela sebelumnya (Tambahkan IP yang ada), add contraints adalah
opsional, file dapat ditambahkan kemudian. Untuk melanjutkan, klik berikutnya.
6. Pilih bagian atau papan Xilinx default untuk proyek. Ini bisa diubah nanti. Pada
bagian yang dipilih adalah xc7s25ftgb196-1. Klik berikutnya untuk melanjutkan .

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 13

Data Hasil Percobaan (Worksheet)

Tabel 2.1 Data Hasil Percobaan

Gerbang
No Program Hasil Simulasi
Logika
library IEEE;
use
IEEE.STD_LOGIC_1164.ALL;
entity MUX_2_K_1 is
Port ( s0 : in
STD_LOGIC;
d1 : in STD_LOGIC;
MUX 2 d0 : in STD_LOGIC;
1.
TO 1 f : out STD_LOGIC);
end MUX_2_K_1;
architecture
Boolean_function of
MUX_2_K_1 is
begin Gambar 2.2 Hasil Simulasi Gerbang
f <= (d0 and not s0) or Logika MUX 2 To 1
(d1 and s0);
end Boolean_function;
library IEEE;
use
IEEE.STD_LOGIC_1164.ALL;
entity MUX_4_TO_1 is
Port ( d3 : in
STD_LOGIC;
d2 : in STD_LOGIC;
d1 : in STD_LOGIC;
d0 : in STD_LOGIC;
s0 : in STD_LOGIC;
s1 : in STD_LOGIC;
2.
MUX 4 g : in STD_LOGIC;
TO 1 f1 : out STD_LOGIC;
f2 : out STD_LOGIC); Gambar 2.3 Hasil Simulasi Gerbang
end MUX_4_TO_1; Logika MUX 4 To 1
architecture
Boolean_function of
MUX_4_TO_1 is
begin
f1 <= not G and ( (d0
and not s0) or (d1 and
s0) );
f2 <= (d0 and not s1 and
not s0) or (d1 and not
s1 and s0) or (d2 and s1
and not s0) or (d3 and
s1 and s0);
end Boolean_function;

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 library IEEE;
use
IEEE.STD_LOGIC_1164.ALL;
entity DEMUX_1_K_4 is
Port ( b1 : in
STD_LOGIC;
b0 : in STD_LOGIC;
3 f0 : out STD_LOGIC;
DEMUX 1
f1 : out STD_LOGIC;
TO 4 f2 : out STD_LOGIC;
f3 : out STD_LOGIC);
end DEMUX_1_K_4;
architecture Behavioral of Gambar 2.4 Hasil Simulasi Gerbang
DEMUX_1_K_4 is Logika DEMUX 1 To 4
begin
f0 <= not b1 and notb0;
f1 <= not b1 and b0;
f2 <= b1 and not b0;
f3 <= b1 and b0;
end Behavioral;
library IEEE;
use
IEEE.STD_LOGIC_1164.ALL;
entity DEMUX_1_K_8 is
Port ( G1,G2,B2,B1,B0 :
in STD_LOGIC;
F0,F1,F2,F3,F4,F5,F6,F7
: out STD_LOGIC);
end DEMUX_1_K_8;
architecture Behavioral of
DEMUX_1_K_8 is
begin
f0<= not (g1 and not g2
and not b2 and not b1 and
DEMUX 1 not b0);
TO 8 f1<= not (g1 and not g2
and not b2 and not b1 and
b0);
f2<= not (g1 and not g2
and not b2 and b1 and not Gambar 2.5 Hasil Simulasi Gerbang
b0); Logika DEMUX 1 To 8
f3<= not (g1 and not g2
and not b2 and b1 and b0);
f4<= not (g1 and not g2
and b2 and not b1 and not
b0);
f5<= not (g1 and not g2
and b2 and not b1 and b0);
f6 <= not (g1 and not g2
and b2 and b1 and not b0);
f7 <= not (g1 and not g2
and b2 and b1 and b0);
end Behavioral;

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV
LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 14

Analisis Data dan Pembahasan

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 14

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
 14

Kesimpulan

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM
Catatan

MODUL PRAKTIKUM PROGRAM STUDI DIPLOMA IV

LABORATORIUM ELEKTRONIKA TERAPAN
PRAKTIKUM PERANCANGAN IC TERPROGRAM