BAB 5

Memori Internal

5.1 SEMICONDUCTOR MEMORY UTAMA

Pada komputer sebelumnya, bentuk paling umum dari penyimpanan akses-

acak untuk memori utama komputer menggunakan array loop feromagnetik
berbentuk donat disebut sebagai core.Karena, memori utama sering disebut
sebagai inti, sebuah istilah yang bertahan hingga hari ini. Munculnya dan
keuntungan dari mikroelektronika telah lama mengalahkan memori inti magnetik.
Saat ini, penggunaan chip semikonduktor untuk memori utama hampir
universal.Aspek kunci dari teknologi ini dieksplorasi di bagian ini.

Organisasi Elemen dasar memori semikonduktor adalah sel memori.

Meskipun berbagai teknologi elektronik digunakan, semua sel memori
semikonduktor berbagi sifat-sifat tertentu:

• Mereka menunjukkan dua keadaan stabil (atau semistable), yang dapat

digunakan untuk mewakili biner 1 dan 0.

• Mereka mampu ditulis ke dalam (setidaknya sekali), untuk mengatur

pernyataan.

• Mereka mampu dibaca untuk merasakan keadaan.

Gambar 5.1 menggambarkan pengoperasian sel memori.Paling umum, sel

memiliki tiga terminal fungsional yang mampu membawa sinyal listrik.Terminal
pilih seperti namanya, memilih sel memori untuk operasi baca atau tulis.Terminal
kontrol menunjukkan baca atau tulis.Untuk menulis, terminal lain menyediakan
sinyal listrik yang mengatur keadaan sel menjadi 1 atau 0. Untuk membaca,
terminal itu digunakan untuk output dari keadaan sel. Rincian organisasi internal,
fungsi, dan waktu sel memori tergantung pada teknologi sirkuit terpadu spesifik
yang digunakan dan berada di luar cakupan buku ini, kecuali untuk ringkasan
singkat. Untuk tujuan kami, kami akan menganggapnya sebagai sel individu dapat
dipilih untuk operasi membaca dan menulis.

Control (Mengendalikan)

sel
MemilihData yang masuk

(a. penulisan / write)

Control (Mengendalikan)

sel
Memilih Merasakan (Sense)

(b. Membaca / Read)

Gambar 5.1 Pengoperasian Sel Memori

DRAM dan SRAM
Semua tipe memori yang akan kita eksplorasi dalam bab ini adalah akses acak.

Artinya, kata-kata memori secara langsung diakses melalui logika pengalamatan

kabel-in. Tabel 5.1 mencantumkan jenis utama memori semikonduktor.Yang
paling umum disebut sebagai random-access memory (RAM).Ini, pada
kenyataannya, merupakan penyalahgunaan istilah, karena semua jenis yang
tercantum dalam tabel adalah akses acak.Satu karakteristik pembeda dari memori
yang ditetapkan sebagai RAM adalah bahwa dimungkinkan untuk membaca data
dari memori dan untuk menulis data baru ke dalam memori dengan mudah dan
cepat.Baik membaca dan menulis dicapai melalui penggunaan sinyal listrik.

Tabel 5.1 Semiconduktor Tipe Memori

RAM membutuhkan penyegaran secara berkala untuk menjaga penyimpanan

data. Istilah dinamis mengacu pada kecenderungan muatan yang tersimpan ini
bocor, bahkan dengan daya yang terus menerus diterapkan.

Struktur DRAM khas untuk sel individu yang menyimpan 1 bit. Baris alamat
diaktifkan ketika nilai bit dari sel ini dibaca atau ditulis. Transistor bertindak
sebagai saklar yang ditutup (memungkinkan arus mengalir) jika tegangan
diterapkan ke jalur alamat dan terbuka (tidak ada arus mengalir) jika tidak ada
tegangan pada garis alamat.Sinyal kemudian diterapkan ke garis alamat,
memungkinkan biaya untuk ditransfer ke kapasitor.
 Untuk operasi baca, ketika garis alamat dipilih, transistor berubah dan
muatan yang disimpan pada kapasitor diumpankan ke garis bit dan sedikit banyak
penguat. Penguat indera membandingkan tegangan kapasitor ke nilai referensidan
menentukan apakah sel berisi logika 1 atau logika 0.Pembacaan dari sellepaskan
kapasitor, yang harus dikembalikan untuk menyelesaikan operasi.

RAM statis (SRAM) adalah perangkat digital yang menggunakan elemen logika
yang sama digunakan dalam prosesor. Dalam SRAM, nilai biner disimpan
menggunakan konfigurasi gerbang logika flip-flop tradisional.

Gambar 5.2 Struktur Sel Memori

Gambar 5.2B adalah struktur SRAM khas untuk sel individu. Empat transistor
(T1, T2, T3, T4) saling terhubung dalam pengaturan yang menghasilkan logika
stabil. Dalam keadaan logika 1, titik C1 tinggi dan titik C2 rendah; dalam kondisi
ini, T1 dan T4 tidak aktif dan T2 dan T3 aktif.1 Dalam keadaan logika 0, titik C1
rendah dan titik C2 tinggi; di negara ini,T1 dan T4 aktif dan T2 dan T3 mati.
Kedua negara stabil selama langsung tegangan arus (dc) diterapkan.Berbeda
dengan DRAM, tidak diperlukan penyegaran untuk menyimpan data.SRAM,
DRAM Baik RAM statis maupun dinamis mudah berubah; itu adalah, daya harus
terus diberikan ke memori untuk mempertahankan nilai bit. Sel memori dinamis
lebih sederhana dan lebih kecil dari sel memori statis.Jadi, DRAM lebih padat dan
lebih murah dari SRAM yang sesuai.

Di sisi lain, DRAM membutuhkan dukungan menyegarkan sirkuit. Untuk

memori yang lebih besar, biaya tetap sirkuit penyegaran lebih banyak daripada
dikompensasi oleh biaya variabel yang lebih kecil dari sel DRAM.Jadi, DRAM
cenderung disukai untuk kebutuhan memori yang besar.Poin terakhir adalah bahwa
SRAM adalah agak lebih cepat dari DRAM.Karena karakteristik relatif ini, SRAM
adalah digunakan untuk memori cache (baik chip on dan off), dan DRAM
digunakan untuk memori utama.

Jenis ROM Seperti namanya, Read-Only Memory (ROM) berisi pola

permanen data yang tidak dapat diubah. ROM tidak mudah berubah ; artinya, tidak
ada sumber daya diperlukan untuk mempertahankan nilai bit dalam memori.
Meskipun dimungkinkan untuk membaca ROM, tidak mungkin untuk menulis data
baru ke dalamnya.

• Subrutin perpustakaan untuk fungsi yang sering diinginkan

• Program sistem

• Tabel fungsi

ROM dibuat seperti chip sirkuit terintegrasi lainnya, dengan data yang sebenarnya
ditransfer ke dalam chip sebagai bagian dari proses fabrikasi. Ini menyajikan dua
masalah:

• Langkah penyisipan data termasuk biaya tetap yang relatif besar, baik satu atau
pun ribuan salinan ROM tertentu dibuat.

• Tidak ada ruang untuk kesalahan. Jika satu bit salah, seluruh batch ROM harus
dihapus.

Ketika hanya sejumlah kecil ROM dengan konten memori tertentu dibutuhkan,
alternatif yang lebih murah adalah ROM yang dapat diprogram (PROM).Seperti
itu ROM, PROM bersifat nonvolatile dan dapat ditulis hanya sekali.

Erasable Programmable Read-Only Memory (EPROM) yang dapat diprogram

yang dapat dihapus secara optik dibaca dan ditulis secara elektrik, seperti dengan
PROM. Namun, sebelum operasi tulis, semua penyimpanan harus dihapus ke
keadaan awal yang sama dengan pemaparan paket chip untuk radiasi ultraviolet.
Penghapusan dilakukan dengan menyinari ultraviolet yang intens cahaya melalui
jendela yang dirancang ke dalam chip memori. Proses penghapusan ini dapat
dilakukan berulang kali; setiap penghapusan bisa memakan waktu hingga 20 menit
melakukan.

Dengan demikian, EPROM dapat diubah beberapa kali dan, seperti ROM
dan PROM, menyimpan datanya secara virtual tanpa batas.Untuk jumlah
penyimpanan yang sebanding, EPROM lebih mahal daripada PROM, tetapi
memiliki keuntungan berlipat ganda kemampuan memperbarui.

Flash Memory(dinamakan demikian karena kecepatan yang dapat diprogram

ulang). Pertama kali diperkenalkan pada pertengahan 1980-an, memori flash
adalah perantara antara EPROM dan EEPROM baik dalam biaya maupun
kegunaan. Seperti EEPROM, memori flash menggunakan teknologi penghapus
listrik.

Seluruh memori flash dapat dihapus dalam satu atau beberapa detik, yang jauh
lebih cepat daripada EPROM. Selain itu, dimungkinkan untuk menghapus hanya
blok memori daripada seluruh chip. Memori flash mendapatkan namanya karena
microchip diatur sehingga sebagian sel memori dihapus dalam satu tindakan atau
"flash." Namun, memori flash tidak menyediakan penghapusan tingkat byte.
Seperti EPROM, memori flash hanya menggunakan satu transistor per bit, dan
karenanya mencapai kepadatan tinggi (dibandingkan dengan EEPROM) dari
EPROM.

Chip Logic
Setiap chip berisi array sel memori. Dalam hirarki memori secara keseluruhan,
kami melihat bahwa ada pertukaran kecepatan, kapasitas, dan biaya.Pertukaran ini
juga ada saat kita mempertimbangkan organisasi sel memori dan logika fungsional
pada sebuah chip.

Kemasan Chip (Chip Packaging)

Pin mendukung garis sinyal berikut:

• Alamat kata yang sedang diakses. Untuk kata 1M, total 20 (220 = 1M) pin
diperlukan (A0 – A19).

• Data yang akan dibaca, terdiri dari 8 baris (D0 – D7).

• Catu daya ke chip (Vcc).

• Pin ground (Vss).

• Sebuah chip memungkinkan pin (CE). Karena mungkin ada lebih dari satu chip
memori, yang masing-masing terhubung ke bus alamat yang sama, pin CE
digunakan untuk menunjukkan apakah alamat tersebut valid atau tidak untuk chip
ini. Pin CE diaktifkan oleh logika yang terhubung ke bit orde yang lebih tinggi dari
bus alamat (mis., Bit alamat di atas A19). Penggunaan sinyal ini diilustrasikan saat
ini.

• Tegangan program (Vpp) yang diberikan selama pemrograman (operasi tulis).

Gambar 5.4 Pin dan Sinyal Paket Memori Khas

Karena DRAM diakses oleh baris dan kolom, dan alamatnya adalah Plexed, hanya
11 pin alamat yang diperlukan untuk menentukan kombinasi baris / kolom 4M
(211 * 211 = 222 = 4M). Fungsi pilih alamat baris (RAS) dan kolom pin pilih
alamat (CAS) telah dibahas sebelumnya. Akhirnya, no connect (NC) pin
disediakan sehingga ada sejumlah pin.
Module Organization (Organisasi Modul)
Jika sebuah chip RAM hanya mengandung 1 bit per kata, maka jelas kita
membutuhkan setidaknya sejumlah chip yang sama dengan jumlah bit per kata.
Sebagai contoh Bagaimana modul memori yang terdiri dari 256 ribu kata 8-bit
dapat diatur. Untuk 256 ribu kata, diperlukan alamat 18-bit dan disuplai ke modul
dari beberapa sumber eksternal (mis., Garis alamat bus tempat modul dilampirkan).
Alamat disajikan ke 8 chip 256K * 1-bit, yang masing-masing memberikan input /
output 1 bit.

Interleaved Memory
Memori utama terdiri dari kumpulan chip memori DRAM. Sejumlah chip dapat
dikelompokkan bersama untuk membentuk bank memori. Dimungkinkan untuk
berorganisasi bank memori dengan cara yang dikenal sebagai memori interleaved.
Setiap bank independen dapat melayani permintaan baca atau tulis memori,
sehingga sistem dengan Bank K dapat melayani permintaan K secara bersamaan,
meningkatkan memori baca atau tulis tarif oleh faktor K. Jika kata-kata berturut-
turut dari memori disimpan dalam berbeda bank, maka transfer blok memori
dipercepat. Lampiran E mengeksplorasi topik memori yang disisipkan.

5.2 KOREKSI KESALAHAN

Sistem memori semikonduktor dapat mengalami kesalahan.Ini dapat
dikategorikan sebagai kegagalan keras dan kesalahan lunak.Kegagalan keras
adalah cacat fisik permanen sehingga sel memori atau sel yang terpengaruh tidak
dapat secara andal menyimpan data tetapi menjadi macet pada 0 atau 1 atau beralih
secara tidak menentu antara 0 dan 1.Kesalahan keras dapat disebabkan oleh
kekerasan penyalahgunaan lingkungan, cacat produksi, dan keausan.Kesalahan
lunak adalah peristiwa acak dan tidak merusak yang mengubah isi dari satu atau
lebih sel memori tanpa merusak memori.Kesalahan lunak dapat disebabkan oleh
masalah catu daya atau partikel alfa.

Ketika kata yang disimpan sebelumnya dibaca, kode tersebut digunakan untuk
mendeteksi dan mungkin memperbaiki kesalahan. Seperangkat bit kode K baru
dihasilkan dari bit data M dan dibandingkan dengan bit kode yang diambil.

Perbandingan menghasilkan satu dari tiga hasil:

• Tidak ada kesalahan yang terdeteksi. Bit data yang diambil dikirim.

• Kesalahan terdeteksi, dan ada kemungkinan untuk memperbaiki kesalahan. Bit

data ditambah bit koreksi kesalahan dimasukkan ke korektor, yang menghasilkan
set bit M yang dikoreksi untuk dikirim.

• Kesalahan terdeteksi, tetapi tidak mungkin untuk memperbaikinya. Kondisi ini

dilaporkan.

Kode yang beroperasi dengan cara ini disebut sebagai kode koreksi kesalahan.
Kode ditandai oleh jumlah kesalahan bit dalam sebuah kata yang dapat dikoreksi
dan dideteksi.

Gambar :Fungsi Kode Pengoreksi Kesalahan

Gambar 5.8 C Kode Pengoreksian Kesalahan Hamming.

Sekarang, jika kesalahan mengubah salah satu bit data (Gambar 5.8c), itu mudah
ditemukan. Dengan memeriksa bit paritas, perbedaan ditemukan dalam lingkaran
A dan lingkaran C tetapi tidak dalam lingkaran B. Hanya satu dari tujuh
kompartemen dalam A dan C tetapi tidak B. Kesalahan karena itu dapat diperbaiki
dengan mengubah bit itu. Untuk memperjelas konsep yang terlibat, kami akan
mengembangkan kode yang dapat mendeteksi dan memperbaiki kesalahan bit
tunggal dalam kata-kata 8-bit.

Ketidaksetaraan ini memberikan jumlah bit yang diperlukan untuk memperbaiki

kesalahan bit tunggal dalam kata yang mengandung bit data M. Sebagai contoh,
untuk kata 8 bit data (M = 8), kita miliki :

• K = 3: 23 - 1 6 8 + 3

• K = 4: 24 - 1 7 8 + 4
Dengan demikian, delapan bit data membutuhkan empat bit periksa. Tiga kolom
pertama dari Tabel 5.2 mencantumkan jumlah bit cek yang diperlukan untuk
berbagai panjang kata data. Untuk kenyamanan, kami ingin membuat sindrom 4-
bit untuk kata data 8-bit dengan karakteristik berikut:

• Jika sindrom mengandung semua 0s, tidak ada kesalahan yang terdeteksi.

• Jika sindrom berisi satu dan hanya satu bit yang diatur ke 1, maka kesalahan telah
terjadi di salah satu dari 4 bit periksa. Tidak diperlukan koreksi.

• Jika sindrom mengandung lebih dari satu bit yang ditetapkan ke 1, maka nilai
numerik dari sindrom menunjukkan posisi bit data salah Bit data ini dibalik untuk
koreksi.

Untuk mencapai karakteristik ini, data dan bit cek disusun menjadi Kata 12-bit
seperti yang digambarkan pada Gambar 5.9. Posisi bit diberi nomor dari 1 hingga
12. Posisi bit yang nomor posinya adalah kekuatan 2 ditunjuk sebagai cek bit. Bit
cek dihitung sebagai berikut, di mana simbol {menunjukkan operasi eksklusif-
ATAU:

C1 = D1 {D2 {D4 {D5 {D7

C2 = D1 {D3 {D4 {D6 {D7

C4 = D2 {D3 {D4 {D8

C8 = D5 {D6 {D7 {D8

Setiap bit periksa beroperasi pada setiap bit data yang nomor posisinya berisi 1
pada posisi bit yang sama dengan nomor posisi bit periksa itu. Dengan demikian,
posisi bit data 3, 5, 7, 9, dan 11 (D1, D2, D4, D5, D7) semuanya mengandung 1
dalam bit paling sedikit dari jumlah posisi mereka seperti halnya C1; posisi bit 3,
6, 7, 10, dan 11 semuanya mengandung 1 pada posisi bit kedua, seperti halnya C2;
dan seterusnya. Melihat cara lain, posisi bit nis diperiksa oleh bit-bit Ci sedemikian
sehingga gi = n. Misalnya, posisi 7 diperiksa oleh bit pada posisi 4, 2, dan 1; dan 7
= 4 + 2 + 1.

Biarkan kami memverifikasi bahwa skema ini berfungsi dengan sebuah contoh.
Asumsikan bahwa kata input 8-bit adalah 00111001, dengan bit data D1 pada
posisi paling kanan. Perhitungannya adalah sebagai berikut:

C1 = 1 { 0 { 1 { 1 { 0 = 1

C2 = 1 { 0 { 1 { 1 { 0 = 1

C4 = 0 { 0 { 1 { 0 = 1

C8 = 1 { 1 { 0 { 0 = 0

Misalkan sekarang bahwa bit data 3 mengalami kesalahan dan diubah dari 0
menjadi 1. Ketika bit-bit cek dihitung ulang, kita memiliki :

C1 = 1 { 0 { 1 { 1 { 0 = 1

C2 = 1 { 1 { 1 { 1 { 0 = 0

C4 = 0 { 1 { 1 { 0 = 0

C8 = 1 { 1 { 0 { 0 = 0

Ketika bit cek baru dibandingkan dengan bit cek lama, kata sindrom terbentuk:

C8 C4 C2 C1

0111

{0001

0110
001101001111. Anggaplah sekarang bahwa bit data 3, dalam posisi bit 6,
mengalami kesalahan dan diubah dari 0 menjadi 1. Blok yang dihasilkan adalah
001101101111, dengan kode Hamming 0111. XOR dari kode Hamming dan
semua posisi bit nilai untuk bit data yang bukan nol menghasilkan 0110. Hasil
yang bukan nol mendeteksi kesalahan dan menunjukkan bahwa kesalahan berada
di posisi bit 6.

Gambar 5.11 mengilustrasikan bagaimana kode seperti itu bekerja, lagi dengan
kata data 4-bit.Urutan menunjukkan bahwa jika dua kesalahan terjadi (Gambar
5.11c), prosedur pengecekan tersesat (d) dan memperburuk masalah dengan
membuat kesalahan ketiga (e).Untuk mengatasi masalah, bit kedelapan
ditambahkan yang diatur sehingga jumlah total 1s dalam diagram genap. Bit
paritas ekstra menangkap kesalahan (f).

Kode koreksi kesalahan meningkatkan keandalan memori dengan mengorbankan

kompleksitas tambahan.Dengan organisasi 1-bit-per-chip, kode SEC-DED
umumnya dianggap memadai. Sebagai contoh, implementasi IBM 30xx
menggunakan kode SEC-DED 8-bit untuk setiap 64 bit data dalam memori utama.
Dengan demikian, ukuran memori utama sebenarnya sekitar 12% lebih besar
daripada yang terlihat oleh pengguna. Komputer VAX menggunakan 7-bit SEC-
DED untuk setiap 32 bit memori, untuk overhead 22%. Sejumlah DRAM
kontemporer menggunakan 9 bit cek untuk setiap 128 bit data, untuk overhead
7% .

Chapter 55.3 ADVANCED DRAM O.3 ADVANCED DRAM ORGANIZATION

5.3 ORGANISASI DRAM LANJUTAN

Seperti dibahas pada Bab 2, salah satu hambatan sistem yang paling kritis saat
menggunakanprosesor berkinerja tinggi adalah antarmuka ke memori internal
utama. Antarmuka ini adalah jalur paling penting di seluruh sistem komputer.
Bangunan dasar blok memori utama tetap menjadi chip DRAM, seperti yang
terjadi selama beberapa dekade; sampai

Tabel 5.3 Performance Comparison of some DRAM Alternatif

Baru-baru ini, tidak ada perubahan signifikan dalam arsitektur DRAM sejakawal
1970-an. Chip DRAM tradisional dibatasi oleh arsitektur internal dan dengan
antarmuka ke bus memori prosesor.Kami telah melihat bahwa satu serangan
terhadap masalah kinerja DRAMmemori utama adalah untuk memasukkan satu
atau lebih level cache SRAM berkecepatan tinggiantara memori utama DRAM dan
prosesor. Tetapi SRAM jauh lebih mahaldari DRAM, dan memperluas ukuran
cache melampaui titik tertentu menghasilkan berkurangkembali.
Dalam beberapa tahun terakhir, sejumlah peningkatan pada arsitektur DRAM
dasartelah dieksplorasi, dan beberapa di antaranya sekarang ada di pasaran. Skema
yang saat iniyang mendominasi pasar adalah SDRAM,DDR-DRAM,dan RDRAM
.Tabel 5.3memberikan perbandingan kinerja. CDRAM juga telah menerima
banyak perhatian.Kami memeriksa masing-masing pendekatan ini di bagian ini.
DRAM sinkron
Salah satu bentuk DRAM yang paling banyak digunakan adalah DRAM sinkron
(SDRAM) [VOGL94]. Berbeda dengan DRAM tradisional, yang asinkron, yang
SDRAM bertukar data dengan prosesor yang disinkronkan dengan sinyal
clockeksternal dan berjalan dengan kecepatan penuh dari prosesor / memori bus
tanpa memaksakan negara tunggu.
Dalam DRAM tipikal, prosesor menyajikan alamat dan level kontrol kememori,
menunjukkan bahwa satu set data di lokasi tertentu dalam memori harus dapat
dibaca dari atau ditulis ke dalam DRAM. Setelah penundaan, waktu akses, dan
DRAM baik menulis atau membaca data. Selama penundaan waktu akses, DRAM
melakukan berbagai fungsi internal, seperti mengaktifkan kapasitansi tinggi baris
dan garis kolom, merasakan data, dan merutekan data keluar melalui output buffer.
Prosesor harus menunggu melalui penundaan ini, memperlambat sistem kinerja.
Dengan akses sinkron, DRAM memindahkan data masuk dan keluar di bawah
kendalijam sistem. Prosesor atau master lainnya mengeluarkan instruksi dan
alamatinformasi, yang terkunci oleh DRAM. DRAM kemudian merespons setelah
setjumlah siklus jam. Sementara itu, master dapat dengan aman melakukan tugas-
tugas lain saat ituSDRAM sedang memproses permintaan.
Gambar 5.12 menunjukkan logika internal IBM 64-Mb SDRAM [IBM01], yang
adalah tipikal organisasi SDRAM, dan Tabel 5.4 mendefinisikan berbagai
penetapan pin.SDRAM menggunakan mode burst untuk menghilangkan waktu
pengaturan alamat danbaris dan baris sebelum waktu pengisian kolom setelah
akses pertama. Dalam mode burst, serangkaian
1.
bit data dapat keluar dengan cepat setelah bit pertama diakses. Mode ini berguna
ketika semua bit yang akan diakses dalam urutan dan di baris yang sama array
sebagai akses awal. Selain itu, SDRAM memiliki internal multi-bank arsitektur
yang meningkatkan peluang paralelisme on-chip.
Register mode dan logika kontrol terkait adalah fitur kunci lain
yangmembedakanSDRAM dari DRAM konvensional. Ini menyediakan
mekanisme untuksesuaikan SDRAM agar sesuai dengan kebutuhan sistem tertentu.
Mode register menentukan
panjang burst, yang merupakan jumlah unit data terpisah yang diumpankan secara
sinkron ke dalam bus. Register juga memungkinkan programmer untuk mengatur
latensi antar penerimaan permintaan baca dan awal transfer data.SDRAM ber
-kinerja terbaik ketika mentransfer blok besar data secara seri, seperti untuk
aplikasi seperti pengolah kata, spreadsheet, dan multimedia.Gambar 5.13
menunjukkan contoh operasi SDRAM. Dalam hal ini, meledak length adalah 4 dan
latency adalah 2. Perintah read burst dimulai dengan memiliki CS dan CAS rendah
sambil memegang RAS dan KAMI tinggi di tepi naik jam. Itu input alamat
menentukan alamat kolom awal untuk burst, dan mode register menetapkan tipe
burst(berurutan atau interleave) dan panjang burst (1, 2,4, 8, halaman
penuh).penundaan dari awal perintah hingga saat data dari Sel pertama yang
muncul pada output sama dengan nilai latensi CAS yang ditetapkandalam mode
register.

Sekarang ada versi SDRAM yang disempurnakan, dikenal sebagai laju data ganda
SDRAM (DDR-SDRAM) yang mengatasi batasan sekali per siklus. DDRSDRAM
dapat mengirim data ke prosesor dua kali per siklus clock.

DRAM Rambus
RDRAM, dikembangkan oleh Rambus [FARM92, CRIS97], telah diadopsi oleh
Inteluntuk prosesor Pentium dan Itanium. Ini telah menjadi pesaing utama bagi
SDRAM. Chip RDRAM adalah paket vertikal, dengan semua pin di satu sisi. Chip
itu Pertukaran data dengan prosesor lebih dari 28 kabel tidak lebih dari 12
sentimeter.
Bus dapat menangani hingga 320 chip RDRAM dan diberi peringkat 1,6 GBps.
Bus RDRAM khusus memberikan informasi alamat dan kontrol menggunakan
protokol berorientasi blok asinkron. Setelah waktu akses 480 ns
awal,inimenghasilkan kecepatan data 1,6 GBps. Yang memungkinkan kecepatan
ini adalah bus sendiri, yang mendefinisikan impedansi, clocking, dan sinyal dengan
sangat tepat. Daripada dikontrol oleh sinyal RAS, CAS, R / W, dan CE yang
digunakan secara konvensional DRAM, RDRAM mendapatkan permintaan
memori melalui bus berkecepatan tinggi.Ini permintaan berisi alamat yang
diinginkan, jenis operasi, dan jumlahbyte dalam operasi.
Gambar 5.14 menggambarkan tata letak RDRAM. Konfigurasi terdiri dari
pengontrol dan sejumlah modul RDRAM yang terhubung melalui bus umum.
Pengontrol berada di salah satu ujung konfigurasi, dan ujung bus adalah pemutusan
paralel jalur bus. Bus termasuk 18 jalur data (16 aktualdata, dua paritas) bersepeda
dua kali lipat dari laju jam; yaitu, 1 bit dikirim di bagian depan dan mengikuti
setiap sinyal jam. Ini menghasilkan tingkat sinyal pada masing-masing jalur data
800 Mbps. Ada satu set 8 baris (RC) terpisah yang digunakan untuk alamatdan
mengontrol sinyal. Ada juga sinyal jam yang dimulai di ujung jauh dari controller
merambat ke ujung controller dan kemudian loop kembali. RDRAM modul
mengirim data ke pengontrol secara sinkron ke jam untuk dikuasai, dan kontroler
mengirim data ke RDRAM secara sinkron dengan sinyal jam di berlawanan arah.
Jalur bus yang tersisa termasuk tegangan referensi, pentanahan,dan sumber daya.

DDR SDRAM
SDRAM dibatasi oleh fakta bahwa ia hanya dapat mengirim data ke prosesor
sekalisiklus jam bus. Versi baru SDRAM, disebut sebagai SDRAM data-rateganda
dapat mengirim data dua kali per siklus jam, sekali di tepi naik dari pulsa jam dan
sekali di tepi jatuh.
DDR DRAM dikembangkan oleh JEDEC Solid State Technology Asosiasi,
semikonduktor-teknik-standardisasi Aliansi Industri Elektronik tubuh. Banyak
perusahaan membuat chip DDR, yang banyak digunakan dikomputer desktop dan
server.
Gambar 5.15 menunjukkan waktu dasar untuk pembacaan DDR. Transfer data
disinkronkanuntuk naik dan turunnya ujung jam. Ini juga disinkronkan ke sinyal
data penunjuk arah dua arah (DQS) yang disediakan oleh pengontrol memori
selama membaca dan oleh DRAM saat menulis. Dalam implementasi tipikal
DQS diabaikan selama membaca.Penjelasan tentang penggunaan DQS pada
penulisan adalahdi luar ruang lingkup kami; lihat [JACO08] untuk detailnya.
Ada dua generasi perbaikan pada teknologi DDR.DDR2 meningkatkan kecepatan
transfer data dengan meningkatkan frekuensi operasional chip RAM dan dengan
meningkatkan buffer prefetch dari 2 bit menjadi 4 bit per keping.Preferensi buffer
adalah cache memori yang terletak pada chip RAM. Itu buffer memungkinkan
chipRAM untuk preposisi bit ditempatkan pada bus data sebagaisecepat mungkin.
DDR3, diperkenalkan pada 2007, meningkatkan ukuran buffer prefetch
hingga 8 bit.
Secara teoritis, modul DDR dapat mentransfer data pada laju jam dalam kisaran
200 hingga 600 MHz; modul DDR2 transfer pada kecepatan clock 400 hingga
1066MHz; dan modul DDR3 transfer pada kecepatan clock 800 hingga 1600MHz .
Dalam praktiknya, agaknya tingkat yang lebih kecil tercapai.
Lampiran K memberikan detail lebih lanjut tentang teknologi DDR.
Cache DRAM
Cache DRAM (CDRAM), yang dikembangkan oleh Mitsubishi [HIDA90,
ZHAN01], terintegrasicache SRAM kecil (16 Kb) ke dalam chip DRAM generik.
SRAM pada CDRAM dapat digunakan dalam dua cara. Pertama, dapatdigunakan
sebagai cache yang sebenarnya, terdiri dari sejumlah baris 64-bit.Mode cache dari
CDRAMefektif untuk akses acak biasa ke memori.
SRAM pada CDRAM juga dapat digunakan sebagai buffer untuk mendukung
serial akses satu blok data. Misalnya, untuk menyegarkan layar yang sedikit
dipetakan, CDRAM dapat mengambil data dari DRAM ke buffer SRAM. Akses
selanjutnyake hasil chip di akses hanya ke SRAM.

5.4 PEMBACAAN YANG DISARANKAN

[PRIN97] menyediakan perawatan komprehensif teknologi memori

semikonduktor,termasuk SRAM, DRAM, dan memori flash. [SHAR97]
mencakup materi yang sama, denganlebih menekankan pada masalah
pengujian dan keandalan. [SHAR03] dan [PRIN02] fokus pada lanjutan
Arsitektur DRAM dan SRAM.Untuk tampilan mendalam pada DRAM,
lihat [JACO08] dan[KEET01].[CUPP01] menyediakan perbandingan
kinerja yang menarik dari berbagai DRAMskema.[BEZ03] adalah
pengantar komprehensif untuk teknologi memori flash.
Penjelasan yang baik tentang kode koreksi kesalahan terdapat di
[MCEL85].Untuk yang lebih dalambelajar, perawatan panjang buku
yang bermanfaat adalah [ADAM91] dan [BLAH83].Teoritis yang bisa
dibacadan perlakuan matematis dari kode koreksi kesalahan adalah
[ASH90].[SHAR97] mengandungsurvei kode yang baik digunakan
dalam ingatan utama kontemporer.
5.5 PERSYARATAN UTAMA, PERTANYAAN ULASAN, DAN
MASALAH

Ketentuan Utama

Tinjau Pertanyaan
5.1 Apa sifat utama dari memori semikonduktor?
5.2 Apa dua interpretasi dari istilah memori akses acak?
5.3 Apa perbedaan antara DRAM dan SRAM dalam hal aplikasi?
5.4 Apa perbedaan antara DRAM dan SRAM dalam hal karakteristik
sepertikecepatan, ukuran, dan biaya?
5.5 Jelaskan mengapa satu jenis RAM dianggap analog dan digital
lainnya.
5.6 Apa saja aplikasi untuk ROM?
5.7 Apa perbedaan antara EPROM, EEPROM, dan memori flash?
5.8 Jelaskan fungsi masing-masing pin pada Gambar 5.4b.
5.9 Apa yang dimaksud dengan paritas bit?
5.10 Bagaimana sindrom untuk kode Hamming ditafsirkan?
5.11 Apa perbedaan SDRAM dari DRAM biasa?

Masalah
5.1 Menyarankan alasan mengapa RAM secara tradisional telah diatur
hanya 1 bit per chip
sedangkan ROM biasanya diatur dengan beberapa bit per chip.
5.2 Pertimbangkan RAM dinamis yang harus diberi siklus refresh 64
kali per ms. Setiapoperasi penyegaran membutuhkan 150 ns; siklus
memori membutuhkan 250ns. Berapa persentase total waktu operasi
memori harus diberikan untuk menyegarkan?
5.3 Gambar 5.16 menunjukkan diagram waktu yang disederhanakan
untuk operasi pembacaan DRAM melalui bus.Waktu akses
dianggap berlangsung dari t1 ke t2. Lalu ada waktu mengisi ulang,
abadidari t2 ke t3, selama itu chip DRAM harus diisi ulang sebelum
prosesordapat mengaksesnya lagi.Sebuah.Asumsikan bahwa waktu
akses adalah 60 ns dan waktu pengisian adalah 40 ns. Apakah yang
waktu siklus memori? Berapa laju data maksimum yang dapat
dipertahankan oleh DRAM ini, dengan asumsioutput 1-bit?
b. Membangun sistem memori lebar 32-bit menggunakan chip ini
menghasilkan data apatingkat transfer?
5.4 Gambar 5.6 menunjukkan cara membuat modul chip yang dapat
menyimpan 1 MBytepada sekelompok empat chip 256-Kbyte.
Katakanlah modul keripik ini dikemas sebagai achip 1-Mbyte
tunggal, di mana ukuran kata adalah 1 byte.Berikan diagram chip
tingkat tinggibagaimana membangun memori komputer 8-Mbyte
menggunakan delapan chip 1-Mbyte. Pastikan untukperlihatkan
garis alamat dalam diagram Anda dan untuk apa garis alamat
digunakan.
5.5 Pada sistem berbasis Intel 8086, yang dihubungkan melalui bus
sistem ke memori DRAM,untuk operasi baca, RAS diaktifkan oleh
trailing edge dari Address Enablesinyal (Gambar 3.19). Namun,
 karena propagasi dan penundaan lainnya, RAS tidak berjalanaktif
hingga 50 ns setelah Address Enable kembali ke level
rendah.Asumsikan yang terakhir terjadi padatengah paruh kedua
negara T1 (agak lebih awal dari pada Gambar 3.19).Datadibaca oleh
prosesor pada akhir T3.Untuk presentasi tepat waktu kepada
prosesor,Namun, data harus disediakan 60 ns lebih awal oleh
memori. Akun interval ini untuk

propagasi tertunda di sepanjang jalur data (dari memori ke prosesor)

dan prosesorpersyaratan waktu penahanan data. Asumsikan
clocking rate 10 MHz.
a. Seberapa cepat (waktu akses) seharusnya DRAM jika tidak ada
status tunggu yang akan dimasukkan?
b. Berapa banyak status tunggu yang harus kita masukkan per operasi
pembacaan memori jikawaktu akses DRAM adalah 150 ns?
5.6 Memori komputer mikro tertentu dibangun dari 64K * 1 DRAM.
Menurut ke lembar data, larik sel DRAM diatur ke dalam 256 baris.
Setiapbaris harus di-refresh setidaknya sekali setiap 4 ms. Misalkan
kita menyegarkan memori pada adasar ketat berkala.Sebuah.Apa
periode waktu antara permintaan penyegaran berturut-turut?
b. Berapa lama penghitung alamat penyegaran yang kita butuhkan?
5.7 Gambar 5.17 menunjukkan salah satu SRAM awal, chip 16 * 4
Signetics 7489, yangmenyimpan 16 kata 4-bit.
 a. Daftar mode operasi chip untuk setiap pulsa input CS yang
ditunjukkan pada Gambar 5.17c.
b. Daftar isi memori dari lokasi kata 0 hingga 6 setelah pulsa n.
c. Bagaimana status dari lead data output untuk pulsa input h sampai
m?
5.8 Rancang memori 16-bit dari total kapasitas 8192 bit menggunakan
chip SRAM ukuran 64 * 1sedikit. Berikan konfigurasi susunan chip
pada papan memori yang menunjukkan semua yang diperlukan
sinyal input dan output untuk menetapkan memori ini ke ruang
alamat terendah.Desain harus memungkinkan akses kata byte dan
16-bit.
5.9 Satuan ukuran umum untuk tingkat kegagalan komponen elektronik
adalah Kegagalan unIT (FIT), dinyatakan sebagai tingkat kegagalan
per miliar jam perangkat. Sumur lainnyaukuran yang diketahui
tetapi kurang digunakan adalah waktu antara kegagalan (MTBF),
yang merupakan waktu operasi rata-rata komponen tertentu hingga
gagal.Pertimbangkan 1 MB memori mikroprosesor 16-bit dengan
256K * 1 DRAM.Hitung MTBF-nya dengan asumsi 2000 FITS
untuk setiap DRAM.
5.10 Untuk kode Hamming yang ditunjukkan pada Gambar 5.10,
perlihatkan apa yang terjadi ketika tanda centang sedikit bukannya
bit data yang salah?
5.11 Misalkan kata data 8-bit yang disimpan dalam memori adalah
11000010. Menggunakan algoritma Hamming, mentukan bit cek
apa yang akan disimpan dalam memori dengan kata data.Tunjukkan
bagaimana Anda mendapat jawaban Anda.
5.12 Untuk kata 8-bit 00111001, bit cek yang disimpan dengannya
adalah 0111. Misalkanketika kata tersebut dibaca dari memori, bit
cek dihitung menjadi 1101.Apa itu kata data yang dibaca dari
memori?
5.13 Berapa banyak bit pemeriksaan yang diperlukan jika kode koreksi
kesalahan Hamming digunakan untuk itu mendeteksi kesalahan bit
tunggal dalam kata data 1024-bit?
5.14 Kembangkan kode SEC untuk kata data 16-bit. Buat kode untuk
kata data 0101000000111001. Tunjukkan bahwa kode akan
mengidentifikasi kesalahan dalam data bit 5 dengan benar.