Bab 6

MODUL AJAR DIGITAL PSTE SMT-1 D4
BAB : 6
PENCACAH DAN TRANSFER DATA
REGISTER
Pendahuluan
Rangkaian-rangkaian multivibrator pada Bab-5 mempunyai banyak aplikasi didalam
sistem komputer, khususnya rangkaian bistabil multivibrator (FF). Rangkaian bistabil
digunakan untuk membangun sebuah sistem pencacah (counter) yang dipakai dalam sistem
operasi-operasi waktu pada sistem komputer umumnya.
1. Sebagai rangkaian pencacah (counter), untuk membentuk operasi Arithmatik.
2. Sebagai shift-register, digunakan untuk mentransfer data diantara dua sistem
komputer.
3. Sebagai pusat informasi, digunakan sebagai pusat penyimpanan data atau register
(storage).
Rangkaian-rangkaian astabil digunakan sebagai sumber pembangkit pulsa (clock) untuk
memberi trigger pada pengoperasian sistem komputer. Dan rangkaian monostabil dipakai
untuk membentuk lebar pulsa yang diinginkan guna memperoleh sinkronisasi dalam sistem
operasi.
6.1 TEKNIK PENCACAH (COUNTER).

Pencacah (counter) adalah suatu rangkaian yang paling banyak kegunaannya
didalam sistem-sistem digital. Ada beberapa jenis sistem pencacah digital yang dipakai
dalam berbagai macam keperluan, termasuk penghitungan pulsa, squensial, dan operasi-
operasi waktu. Pada Subab ini akan dipelajari beberapa jenis teknik pencacah secara detail,
meskipun kebanyakan dari rangkaian-rangkaian counter itu sendiri sudah tersedia secara
komersial dalam berbagai macam jenis IC. Namun operasi-operasi internalnya masih perlu
dipahami. Karena pentingnya teknik-teknik perencanaan yang digunakan untuk
memperluas pemakaian-pemakaian sistem lainnya.
168
6.1.1 Pencacah Asinkron (Serial /Ripple-Counter).

Pencacah asinkron disebut juga sebagai pencacah serial atau ripple-counter. Ada dua
jenis dalam merencanakan pencacah asinkron, yakni sebagai penghitung naik (up-counter)
dan penghitung turun (down-counter). Dalam merencanakan pencacah asinkron umumnya
digunakan jenis Flip-flop dengan mode toggle (T-FF), flip-flop ini dapat diperoleh dari
jenis-jenis D-type FF atau J/K-FF. Dari jenis D-type dengan menghubungkan keluaran Q
kepada masukan D akan diperoleh mode toggle. Dan apabila memakai J/K-FF harus
menghubungkan semua masukan J dan K ke + Vcc (J = K = 1). Gambar : 6.1a
menunjukan sebuah pencacah asinkron biner 3-bit yang dapat menghitung naik mulai dari
0 sampai 7, dan Gambar : 6.1b, menunjukan bentuk gelombang keluaran biner yang
membuktikan sebagai penghitung naik (up-counter).
QA QB QC
J QA J QB J QC
CLK CLK CLK

CLOCK
K Q K Q K Q
+Vcc +Vcc +Vcc
(a)
CLOCK 1 2 3 4 5 6 7 8 9
t
QA 0 1 0 1 0 1 0 1 0 1
t
QB 0 0 1 0 0 1 0
t
0 0 0 0 1 0
QC t
0 1 2 3 4 5 6 7 0
(b) RECYCLE
Gambar : 6.1 Diagram Waktu dari Pencacah Naik

3-bit Binary counter dgn J/K-FF
Yang perlu diperhatikan dalam operasi pencacah asinkron adalah sebagai berikut :
169
1. Pulsa jam (clock) hanya diberikan kepada masukan-masukan clock FF-A, dan FF-A
akan toggle (berubah keadaan lawannya) setiap saat pulsa-pulsa jam melakukan transisi
menuju negatip (1 ke 0).
2. Setiap FF dari masukan-masukan J dan K dihubungkan ke +Vcc untuk memperoleh
kondisi toggle.
3. Keluaran Q normal dari setiap FF diumpankan sebagai masukan jam (clock)
berikutnya.
4. Dan Gambar 6.1b menunjukan bentuk-bentuk gelombang keluarannya yang
membuktikan urut-urutan keadaan hitungan yang diberikan oleh rangkaian tersebut.
Dimana FF-A (QA) sebagai LSB dan FF-C (QC) sebagai MSB.
5. Setelah terjadi pulsa clock ke 8, hitungan biner dari pencacah tersebut menunjukan
keadaan 111 (=7). Dan atas komando pulsa jam ke-9 keadaan hitungan menjadi 000
(=0), dengan kata lain pencacah telah menghitung dalam satu cyclus lengkap.
6. Apabila rangkaian Gambar : 6.1a diperluas jumlah bitnya misalkan menjadi 4-bit,
maka hitungan-hitungan pencacah tersebut akan dapat mencapai hingga 1111 (=15)
dan setelah hitungan itu pencacah akan recycle kembali ke hitungan awal 0000 (=0).
Gambar : 6.2a memperlihatkan susunan yang lain dari pencacah asinkron, dimana
keluaran-keluaran Q diumpankan sebagai trigger pulsa clock untuk FF berikutnya. Dan
bagaimana dengan kondisi-kondisi hitungannya untuk susunan rangkaian Gambar : 6-2
tersebut ? akan dijelaskan dalam Gambar : 6.2b.
Analisis :
Pada susunan pencacah ini keluaran-keluaran QA dan QB diumpankan sebagai pulsa
trigger pada masukan clock FF berikutnya, oleh karena itu untuk mendapatkan bentuk-
bentuk gelombang QA dan QB harus menginversikan masing-masing QA dan QB.
1. Perlu diingat, tiap-tiap FF bekerja sebagai mode toggle, yaitu setiap FF akan berubah
keadaan lawannya saat terjadi pulsa jam menuju transisi negatip (1 ke 0).
2. Keluaran pencacah tetap diambil dari masing-masing QA, QB dan QC normal.
170
QA QB QC
J QA J QB J QC
CLK CLK CLK

CLOCK
K Q K Q K Q
+Vcc +Vcc +Vcc
(a)
CLOCK 1 2 3 4 5 6 7 8 9
t
QA 0 1 0 1 0 1 0 1 0 1
t
QA 0
t
QB 0 1 1 0 0 1 1 0 0 1
t
QB
0 1 1 1 1 0 0 0 0 1
QC
HITUNGAN  0 7 6 5 4 3 2 1 0 7
RECYCLE
(b)
Gambar : 6.2 Diagram Waktu dari Pencacah Turun

3-bit Binary counter dgn J/K-FF
(a) Diagram Rangkaian.
(b) Bentuk Gelombang Keluaran FF
3. Keadaan hitungannya ditunjukan oleh bentuk gelombang biner pada keluaran

normalnya QA, QB dan QC..
171
4. Hitungan yang ditampilkan dari keluaran FF menunjukan sebagai hitungan mundur

(Down-counter). Yakni dari hitungan 111 (=7) sampai 000 (=0).
5. Setelah terjadi pulsa clock ke-8 pencacah akan menunjukan hitungan biner 000 (=0).
Dan atas komando pulsa clock ke-9 keadaan hitungan menjadi 111 (=7) kembali ke
awal hitungan. Keadaan ini disebut dengan recycle (mengulang hitungan awal).
Dari dua macam konstruksi pencacah asinkron ini dapat disimpulkan bahwa dengan hanya
mengubah masukan-masukan triggernya (clcok) yang diambil dari keluaran normal Q dan
keluaran inversinya Q akan memberikan perbedaan hitungan pencacah, yakni pencacah
naik dan turun.
Masih dalam prinsip yang sama coba lakukan penyelidikan apabila diinginkan membangun
pencacah asinkron dengan menggunakan FF yang respon terhadap pulsa jam (clock)
menuju transisi positip (0 ke 1) seperti dalam Gambar : 6.3a dan 6.3b.
QA QB QC
J Q J Q J Q
CLK CLK CLK

CLOCK
K Q K Q K Q
+Vcc +Vcc +Vcc
(a)
QA QB QC
J Q J Q J Q
CLK CLK CLK

CLOCK
K Q K Q K Q
+Vcc +Vcc +Vcc
b)
Gambar : 6.3 Pencacah Asinkron Menggunakan FF Aktif Tinggi.
6.1.1.1 Angka Mod Pencacah Asinkron (Mod-Number).
172
Pencacah asinkron Gambar : 6.1a, seluruhnya mempunyai 8-hitungan yang berbeda

yakni dari 000 sampai 111, sehingga pencacah ini disebut sebagai Mod-8 ripple counter.
Angka Mod menunjukkan jumlah keadaan biner yang dihitung dalam satu cyclus lengkap
sebelum kembali pada hitungan awal (recycle). Dan angka Mod ini dapat diperluas dengan
menambah jumlah FF yang digunakan dalam menyusun sebuah pencacah. Secara
matematis angka Mod ini dapat ditulis sebagai :
Angka Mod = 2N ……………………… (6.1)
N adalah jumlah FF yang digunakan dalam susunan pencacah asinkron (Gambar : 6.1a).
Sebagai contoh , apabila disusun dalam 5 buah FF untuk pencacah asinkron, maka akan
diperoleh suatu Mod-32 counter (25). Yang berarti memiliki 32 keadaan yang berbeda ,
yakni mulai dari 00000 hingga 11111. Dan bilangan biner maksimum yang dapat
ditunjukan oleh pencacah selalu = ( 2N – 1 ), artinya apabila menggunakan 5-buah FF
angka biner yang ditunjukan adalah : 25 – 1 = 31 (10) = 11111 (2).
Contoh kasus : 6.1.

Rencanakan suatu rangkaian pencacah yang dapat menghitung suatu objek yang lewat
diatas konveyor (ban berjalan), jumlah objek yang dihitung adalah 500 buah.
Jawab : Persoalan ini tidak lain menentukan jumlah FF yang digunakan dalam susunan
rangkaian penghitung (counter). Misal diambil N = 8, yang akan memberikan nilai Mod =
28 hitungan, atau 256 500, jumlah ini tidak akan cukup untuk menampilkan jumlah objek
sebanyak 500 buah. Oleh karena itu N harus = 9 atau 2 9 = 512. Angka Mod-512 ini akan
dapat menampilkan hitungan biner sampai 111111111(2) atau = 512(10). Sebenarnya boleh
saja menentukan N lebih besar dari 9 (FF), tetapi langkah ini hanya akan menambah
pemborosan flip-flop, karena setelah FF yang ke-9 aktif (hitungan ke 500) FF selebihnya
tidak akan pernah di trigger.
6.1.1.2 Pembagi Frekwensi Pencacah Asinkron

Gambar : 6.1b menunjukan bahwa setiap FF dari pencacah asinkron memberikan
suatu bentuk gelombang keluaran yang sama dengan setengah dari frekwensi bentuk
173
gelombang pada masukan clocknya. Sebagai contoh apabila frekwensi masukan clock dari
FF-A adalah 16 KHz, maka frekwensi bentuk gelombang QA akan = 8 KHz dan berturut-
turut pada QB = 4 KHz, QC = 2KHz. Jadi dapat disimpulkan bahwa pencacah Gambar :
6.1 mempunyai frekwnsi keluaran sama dengan frekwensi pulsa jam dibagi dengan angka
Mod-nya (Mod-8) atau rangkaian pencacah tersebut dapat dikatakan sebagai pencacah
pembagi-8.
Contoh kasus : 6.2

Rencanakan suatu rangkaian jam digital (digital clock) yang dapat menampilkan detik,
menit dan Jam.
Jawab :
Langkah pertama adalah menentukan frekwensi = 1 Hz, yang digunakan sebagai frekwensi
dasar dari jam (clock). Frekwensi ini dapat diperoleh dengan memanfaatkan Frekwensi
jala-jala listrik PLN (60 Hz), dengan terlebih dahulu menurunkan nilai tegangannya
menjadi 5 Volt atau 9 Volt (rms) melalui tranformator penurun tegangan (step-down).
Karena bentuk-bentuk gelombang tersebut masih berupa sinusoida maka dengan
menambah rangkaian schmit-trigger diperoleh bentuk gelombang bujur-sangkar (square-
wave) seperti ditunjukan dalam Gambar : 6.4.
Seperti diketahui bahwa untuk memperoleh penunjukan detik (pulsa 1 Hz) harus membagi
pulsa 60 Hz dengan pembagi-60 (Mod-60) yang ditunjukan dalam Gambar : 6.4a, berturut-
turut untuk mendapatkan pulsa menit, pulsa 1 Hz harus dibagi lagi dengan suatu pembagi-
60 (Gambar : 6.4b) dan untuk pulsa Jam dari 1/60 Hz harus dibagi lagi dengan pembagi-60
(Gambar : 6.4c).
Namun persoalannya, dalam memperoleh pembagi–60 (Mod-60) tidak ada bilangan bulat
2N yang menghasilkan angka 60 (angka terdekat untuk 60 adalah 2 6 = 64). Sehingga
pencacah yang menggunakan 6-buah FF akan bekerja sebagai pembagi-64. Jelaslah hal ini
tidak akan memenuhi persyaratan persoalan tsb. Dan tampaknya prinsip rangkaian dari
Gambar : 6.1 tidak bisa digunakan dalam pemecahan persoalan ini. Oleh karena itu
pencacah Gambar : 6.1 masih perlu dimodifikasi , sehingga dapat diperoleh dalam setiap
angka Mod dan tidak terbatas pada nilai 2N.
174
MOD-60 DISPLAY
Schmitt-Trigger
COUNTER DETIK
60 HZ 60 HZ 1 HZ
(a)
MOD-60 DISPLAY
COUNTER MENIT
1 HZ
1/60 HZ
(b)
MOD-60 DISPLAY
COUNTER JAM
1/60 HZ 1/3600 HZ
(c)
Gambar : 6.4 Diagram Rangkaian Jam Digital.

a. Mod-60 (pembagi-60) untuk memperoleh pulsa detik.
b. Mod-60 untuk memperoleh pulsa menit (1/60 Hz).
c. Mod-60, untuk memperoleh pulsa Jam (1/3600 Hz).
6.1.1.3 Self Stopping Counter (pencacah asinkron).

Pada kemungkinan lain, dibutuhkan suatu rangkaian pencacah yang tidak hanya
dapat menghitung nilai 2N, tetapi lebih dari itu (  2N  ). Yakni dengan cara memodifikasi
atau dengan memanfaatkan fasilitas Reset/Clear dari FF itu sendiri, sehingga dapat
ditentukan nilai sembarang Mod yang diinginkan. Self-stopping counter adalah suatu
modifikasi dari pencacah asinkron yang dapat menghitung sampai nilai biner tertentu
(diinginkan) dan kemudian berhenti menghitung walaupun pulsa clock masih aktif
diberikan. Gambar : 6.5a menunjukan suatu contoh 4-bit pencacah asinkron, normalnya
akan menghitung sampai nilai biner 1111 (=15) kemudian recycle ke hitungan awal 0000
(=0).
Apabila diinginkan menghitung sampai nilai biner 1001 (=9) dan kemudian berhenti (self-
stopping), maka rangkaiannya dapat dimodifikasi seperti dalam Gambar : 6.5b. Yakni
dengan menambah sebuah gerbang NAND sebagai fungsi pengendali (driver).
175
QA QB QC QD
J S Q J S Q J S Q J S Q
CLK CLK CLK CLK

CLOCK
INPUT K Q K Q K Q K Q
R R R R
+Vcc +Vcc +Vcc +Vcc
(a)
LSB QA QB QC MSB QD
S Q S Q S S
J J J Q J Q
CLK CLK CLK CLK

CLOCK
R R R R
+Vcc +Vcc +Vcc
QA
QB
(b)
Gambar : 6.5 Pencacah Asinkron 4-Bit.

a. Normal menghitung sampai 1111 (=15).
b. Stopping Counter Sampai Hitungan 1001 (=9).
Pada masukan-masukan J dan K dari FF-A posisi terendah (LSB) untuk mendapatkan
kondisi mempertahankan (memori) harus diberikan masukan rendah (= 0). Yang diberikan
melalui keluaran gerbang Nand. Dan keseluruhan prinsip operasional dari rangkaian
Gambar : 6.5b sebagai berikut :
1. Mula-mula semua keluaran pencacah berada pada kondisi 0000.Karena keluaran QA

dan QD diumpankan kepada masukan gerbang Nang, maka keluaran Nand akan = 0,
apabila pada saat itu QA = QD = 1 (tinggi).
2. Pada saat pulsa clock diberikan. pencacah akan menghitung menurut caranya yang
normal. Pulsa masukan ke-9 membawa pencacah pada kedudukan 1001.
176
Pada kedudukan ini QA dan QD akan tinggi (=1), oleh karena itu gerbang NAND akan
menghasilkan keluaran rendah yang diumpankan kepada masukan-masukan J dan K
dari FF-A.
3. Keadaan masukan-masukan J = K = 0 (FF-A) membuat FF-A menjadi kondisi
mempertahankan (memori) dan tidak terpengaruh oleh adanya pulsa clock yang masih
aktif diberikan. Karena FF-A tidak dapat berubah keadaan, maka demikian halnya
terhadap FF-B, FF-C dan FF-D, sehingga pencacah tetap berada pada hitungan 1001
(=9). Keadaan ini akan tetap bertahan sampai FF-A dan FF-D direset (Clearing) pada
kondisi = 0, hal ini dapat dilakukan dengan memberi pulsa rendah sesaat kepada
masukan asinkron DC-Clear dan pencacah siap menghitung ulang dari awal hitungan
0000 sampai 1001.
Jadi self-stopping counter digunakan dalam pemakaian-pemakaian dimana diperlukan pada
hitungan tertentu dengan hanya menambah sebuah gerbang NAND untuk mengubah level-
level logika tertentu itu sebagai pengendali pada masukan J dan K dari FF-A (LSB), agar
diperoleh kondisi mempertahankan (memory).
Cara lain untuk memperoleh setiap sembarang angka Mod dapat memanfaatkan fasilitas
Reset/Clear yang ada pada FF tersebut (DC-set atau DC-clear). Gambar : 6.6 menunjukan
sebuah 4-bit pencacah asinkron. Dengan mengabaikan fungsi gerbang Nand untuk
sementara, dapat dilihat bahwa pencacah tersebut merupakan sebuah Mod-16 binary
counter, yang secara normal akan menghitung nilai 0000 sampai 1111.
Tetapi dengan adanya gerbang NAND yang dihubungkan sedemikian rupa, maka pencacah
akan mengubah urut-urutan hitungan seperti yang dijelaskan dalam Gambar : 6.6b.
Analisis :
1 Keluaran gerbang NAND dihubungkan ke masukan DC Clear-DC Clear setiap FF
(masukan asinkron). Selama keluaran NAND = tinggi tidak akan memberi pengaruh
kepada aktifitas pencacah, tetapi apabila keluaran NAND menuju keadaan rendah,
maka akan mereset semua FF. Sehingga pencacah segera berubah ke kedudukan awal
hitungan (=0000).
2. Msukan-masukan NAND adalah keluaran dari FF-A dan FF-C, sehingga keluaran
NAND akan menuju rendah apabila keluaran dari FF-A dan FF-C = tinggi. Keadaan ini
akan dicapai saat pencacah berubah dari 1001 menuju ke keadaan 1010 (pulsa masukan
177
ke-10). Harga rendah (=0) pada keluaran NAND akan segera meng-clear pencacah
pada kedudukan awal 0000, sekali semua FF di-clear, keluaran-keluaran NAND akan
kembali menuju tinggi (=1) . Karena kedudukan QB dan QD = tinggi terjadi hanya
sesaat.
3. Dan urut-urutan hitungannya dapat ditulis dalam tabel kebenaran (Tabel : 6.1) Pada
hitungan ke-10 terjadi hanya sesaat (± ns), sehingga semua keluaran FF seolah-olah
tidak akan pernah terjadi kedudukan 1010 (decimal sepuluh), dan pencacah hanya
menampilkan hitungan maksimumnya 1001 (decimal sembilan) kemudian recycle ke
0000. Jadi pada prinsipnya dapat dikatakan bahwa pencacah ini dapat menghitung
mulai dari 0000 (=0) sampai dengan 1001 (=9) kemudian recycle ke 0000. Hitungan-
hitungan selebihnya 1010 sampai 1111 oleh pencacah dilompati (skipping). Sehingga
sistem pencacah tersebut dikatakan sebagai Mod-10 atau sebagai pembagi-10.
LSB MSB
QA QB QC QD
S Q S S S
J J Q J Q J Q
CLK CLK CLK CLK

CLOCK
R R R R
+Vcc +Vcc +Vcc +Vcc
QB
QD
(a)
178
CLOCK 1 2 3 4 5 6 7 8 9 10 11
t
QA 0 1 0 1 0 1 0 1 0 1 0 1
t
QB 0 0 1 1 0 0 1 1 0 0 0 0
t
QC 0 0 0 0 1 1 1 1 0 0 0 0
t
QD 0 0 0 0 0 0 0 0 1 1 0 0
t
Pulsa
Reset t
Hitungan  0 1 2 3 4 5 6 7 8 9 0 1
Reset sesa’at
(b)
Gambar : 6.6 Diagram Waktu Pencacah naik Mod-10 Counter dengan J/K-FF
a). Rangkaian Logika Mod-10 counter
b). Diagram Waktu Mod-10 counter
Table : 6.1 Tabel Kebenaran Pencacah Mod-10 Counter
Hitungan QD QC QB QA
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
RECYCLE
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
POSISI
10 1 0 1 0 RESET
Contoh kasus : 6.3

Tentukan angka Mod dari sebuah rangkaian pencacah Gambar : 6.7 berikut dibawah ini
dan berapa frekwensi pada keluaran FF-D ?
179
LSB MSB
QA QB QC QD
S S S S
J Q J Q J Q J Q
CLK CLK CLK CLK

CLOCK
R R R R
+Vcc +Vcc +Vcc +Vcc
QC
QD
Gambar : 6.7 4-Bit Pencacah Biner (Binary Counter)
Jawab :
Susunan rangkaian pencacah Gambar 6.7 merupakan sebuah 4-bit biner dimana dalam
kondisi normal (tanpa reset) akan menghitung 0000 sampai 1111.
Masukan-masukan NAND adalah keluaran dari QC dan QD yang akan recycle ke 0000
apabila dicapai hitungan 1100 (desimal 12). Jadi sesungguhnya pencacah tsb mempunyai
12 kedudukan stabil dari 0000 sampai 1111. Oleh karena itu rangkaian pencacah ini
merupakan sebuah Mod-12 counter. Apabila frekwensi masukkannya = 30 KHz, maka
frekwensi keluaran QD = 30 KHz dibagi dengan 12 = 2,5 KHz.
Contoh kasus : 6.4

Rencanakan suatu rangkaian pencacah asinkron (ripple-counter) yang dapat menghitung
kedudukan desimal berikut ini :
1  2  3  4  5 6 1
Jawaban :
Dalam menyelesaikan persoalan ini ada beberapa point penting yang perlu diperhatikan,
yakni :
1. Apabila dilihat dari urutan hitungannya, pencacah ini adalah jenis pencacah naik (up-
counter).
2. Apabila dilihat dari jumlah hitungan (kedudukan), yakni : 1, 2, 3, 4, 5, 6, hal ini
merupakan sebuah Mod-6 counter.
3. Karena sebuah Mod-6 counter, dan angka desimal terbesar adalah = 6, maka pencacah
tersebut dapat disusun dalam (2N  6) atau N = 3 (3-bit). Dalam susunan 3-bit, hitungan
normal yang dapat ditampilkan adalah 000 sampai 111, oleh karena itu setelah angka
180
desimal terbesar (=6) ditampilkan, maka pada posisi angka selanjutnya (sesaat) harus
direset, dan set (recycle) kepada posisi angka awal. Dan rangkaiannya dapat
dikonstruksi dalam Gambar : 6.7a. Dan Gambar : 6.7b menunjukan penjelasan dari
diagram waktunya.
QA QB QC
LSB MSB
S Q S S
J J Q J Q
CLK CLK CLK

CLOCK
INPUT K Q K Q K Q
R R R
+Vcc +Vcc +Vcc +Vcc
(a)
Clock
QA
LSB 1 1 1 0 1 1
QB
0 1 1 1 1 1
QC
MSB
0 1 1 1
Set/
Reset
0 1 2 3 4 5 6 1 2 3 dst
recycle
(b)
Gambar : 6.8 Pencacah Mod-6 Counter Asinkron.

a. Diagram Rangkaian
b. Diagram Waktu
181
Table : 6.2 Urut-urutan Hitungan

Hitungan QC QB QA
0 0 0 0
1 0 0 1
2 0 1 0
Recycle
3 0 1 1
4 1 0 0
5 1 0 1
Kedudukan 6 1 1 0
sesa’at utk 7 1 1 1
Set/Reset
6.1.1.4 Dekade Counter (pencacah Mod-10).

Pencacah Mod-10 atau disebut juga pembagi-10 Gambar : 6.6 juga dikenal dengan
sebutan Dekade counter. Sesungguhnya dekade counter adakah suatu pencacah yang
memiliki 10 kedudukan yang berbeda, bagaimanapun urutannya. Dan Dekade counter
yang memiliki urutan hitungan 0000 (=0) sampai 1001 (=9) disebut sebagai BCD-counter,
karena hanya menggunakan 10 kelompok kode BCD yakni : 0000, 0001, ……., 1000 dan
1001. Jadi setiap Mod-10 counter adalah Dekade counter, dan setiap dekade counter yang
menghitung dalam urutan biner dari 0000 hingga 1001 adalah suatu BCD-counter. Dekade
counter khususnya tipe BCD banyak dijumpai secara luas penggunaannya dalam
pemakaian Dekoder, yang berfungsi mendekodekan hitungan biner ke dalam angka
desimal melalui tampilan (display) 7-segmen, yang akan dibahas dalam aplikasi pencacah
berikutnya.
Contoh kasus : 6.5

Rencanakan suatu pembagi-60 (Mod-60) counter, agar diperoleh suatu jawaban tepat dari
persoalan contoh : 6.3 sebelumnya yaitu frekwensi 1 Hz.
Jawaban :
Dalam menjawab persoalan ini ada beberapa cara penyelesaian untuk mendapatkan Mod-
60 counter yakni :
1. Seperti diikhtisarkan pada persoalan : 6.2, yakni menggunakan 6 buah FF ( 26 = 64),
maka masukan-masukan gerbang NAND yang diambil dari keluaran FF tinggi (=1)
pada hitungan ke-60 (111100)2 dan hasilnya ditunjukan seperti dalam Gambar : 6.9a.
182
2. Cara ke-2 untuk memperoleh Mod-60 (pembagi-60) counter dapat dikonstruksi dari
sebuah Mod-10 dan Mod-6 yang diserialkan. Dimana frekwensi 60 Hz diumpankan
kepada masukan Mod-10 counter (FF-LSB) dan FF-terakhir (FF-D) akan memiliki
frekwensi keluaran sebesar 60/10 = 6 Hz.. Dan pulsa dengan Frekwensi = 6 Hz
kemudian diumpankan kepada masukan Mod-6 counter yang akan membagi frekwensi
ini dengan 6, diperoleh frekwensi keluaran seluruhnya = 1 Hz.
Meskipun cara ini memerlukan FF seluruhnya 7-buah (bit) dibandingkan dengan cara
pertama (yang hanya 6-buah/bit), namun cara ke-2 ini sering menjadi alternatif pilihan
karena hanya membutuhkan pengawatan yang relatif sedikit. Dan secara umum untuk IC-
IC pembagi (Mod) dibawah 16 secara komersial sudah tersedia dipasaran.
QA QB QC QD QE QF
J S QA J S QB J S QC J S QD J S QE J S QF
OUTPUT
CLK CLK CLK CLK CLK CLK Freq = 1 Hz
CLOCK
INPUT K Q K Q K Q K Q K Q K Q
R R R R R R
Freq = 60 Hz
+Vcc +Vcc +Vcc +Vcc +Vcc +Vcc
QC
QD
QE
QF (a)
Frek Frek Frek

60 Hz 6 Hz 1 Hz
IC Mod-10 IC Mod-6
(b)
Gambar : 6.9 Dua Cara Dalam Memperoleh Mod-60 counter.

a. Mod-60 dengan 6-buah FF.
b. Mod-60 dengan 2-buah IC
6.1.1.5 Penundaan perambatan (pencacah asinkron).
Pencacah asinkron merupakan jenis pencacah yang paling sederhana karena ia

membutuhkan paling sedikit komponen untuk menghasilkan suatu operasi pada hitungan
183
tertentu. Tetapi bagaimanapun juga pencacah ini masih memiliki suatu kelemahan, yang
disebabkan oleh prinsip operasinya, yakni setiap FF ditrigger oleh FF didepannya. Dan
setiap FF juga memiliki waktu perambatan operasi (propagation delay time), yang
dinotasikan sebagai Tpd. Ini berarti FF berikutnya tidak akan respon sampai waktu Tpd
setelah FF didepannya menerima masukan clock, begitu juga seterusnya dalam pemakain
sejumlah N-bit. Sehingga dalam pemakain N-bit untuk mewujudkan pencacah asinkron
akan dibutuhkan waktu total operasi sebesar : N x Tpd. Dengan kata lain penundaan
perambatan dari sejumlah FF akan berakumulasi sehingga FF yang ke-N tidak dapat
berubah keadaan sampai waktu yang ke N x Tpd setelah terjadi pulsa jam. Gambar : 6.10
menunjukan bentuk-bentuk gelombang yang terjadi dalam pemakain N = 3-bit.
T= 1000ns
1 2 3 4 5 6
0 1 0 1 0 1 0
50ns
0 0 1 1 0 0 1
100ns
0 0 0 0 1 1 1
150ns
Hitungan  0 1 2 3 4 5 6
(a)
184
T= 100ns
1 2 3 4 5 6 7
0 1 0 1 0 1 0
50ns
0 0 1 1 0 0 0
100ns
0 0 0 0 ? 1 1
150 ns
Hitungan  0 1 2 3 ? 5 4
(b)
Gambar : 6.10 Perbandingan Bentuk Gelombang 3-bit Pencacah Asinkron dari

Pengaruh Penundaan Perambatan dengan Dua Frekwensi yang Berbeda
a. Untuk T = 1000 ns. b. Untuk T = 100 ns.
Gambar : 6.10a menunjukan situasi dimana pulsa masukan clock terjadi setiap 1000 ns (T
= 1000 ns). Diasumsikan bahwa setiap FF mempunyai penundaan perambatan sebesar 50
ns (Tpd = 50 ns).
Analisis Gambar : 6.10a

1. FF-A toggle saat setelah 50 ns dari pulsa jam diberikan, yaitu saat terjadi transisi
menuju negatip dari pulsa jam.
2. FF-B juga akan toggle setelah 50 ns saat diberikan pulsa jam dari keluaran FF-A.
Sehingga total penundaan perambatan sebesar 100 ns.
3. Demikian halnya terhadap FF-C akan toggle setelah 150 ns saat pulsa masukan
diberikan, yakni pulsa jam ke-4.
Dalam situasi seperti ini ( T = 1000 ns) pencacah masih dapat bekerja dengan baik, namun
bagaimana dengan yang diperlihatkan Gambar : 6-10b, yakni dengan masukan frekwensi
1/100 ns (T = 100 ns) ?
185
Analisis Gambar : 6.10b

1. Dengan spesifikasi yang sama yakni FF-A akan respon (toggle) setelah 50 ns saat
pemberian pulsa jam pertama.
2. FF-B juga akan toggle setelah 100 ns saat pulsa jam diberikan dari FF-A.
3. Demikian halnya terhadap FF-C akan toggle setelah 150 ns saat diberikan pulsa jam.
Perhatikan perbahan yang terjadi dalam skala waktu relatif khususnya saat terjadi pulsa
jam ke-4, dimana keluaran FF-C tidak berubah tinggi (toggle), tetapi ia masih dalam proses
respon terhadap pemberian pulsa jam dari FF didepannya, dan mungkin ia akan respon
pada pulsa jam ke-5 (bukan ke-4). Apabila hal ini terjadi, maka hitungan ke-4 (QA=QB= 0
dan QC = 1) tidak akan pernah terjadi, dan hal ini akan menjadi suatu kesalahan besar
dalam hitungan pada pencacah ini, atau sistem rangkaian tidak dapat bekerja dengan
semestinya, dikarenakan tidak mampu dalam merespon frekwensi-frekwensi jam yang
sangat tinggi. Sehingga dapat disimpulkan bahwa dalam pemakaian pencacah asinkron,
frekwensi masukan jam/clock tidak diijinkan terlalu tinggi atau ditulis dalam persamaan :
T jam  N x Tpd …….………………………………............ (6.2)
T jam = lebar pulsa jam (periode).
Tpd = waktu yang dibutuhkan untuk respon tiap FF.
N = jumlah FF yang digunakan dalam pencacah.
Dan frekwensi maksimum yang boleh digunakan ditulis sebagai :

F mak = 1/ (N x Tpd) ……………………………………….. (6.3)
Misal akan direncanakan suatu pencacah asinkron dengan 3-buah FF (3-bit) dan Tpd dari
FF diberikan 50 ns, maka betas frekwensi clock maksimum adalah :
F = 1 / (3 x 50 ns ) = 6,67 MHz
Jelaslah bahwa apabila jumlah pemakain FF dari suatu pencacah asinkron diperbesar,
maka penundaan perambatan total rangkaian tersebut juga akan semakin bertambah,
sehingga frekwensi maksimumnya akan semakin rendah.
186
6.1.2 PENCACAH SINKRON (PARALEL COUNTER)

Masalah-masalah yang dihadapi oleh pencacah Asinkron (serial counter) adalah
berakumulasinya penundaan perambatan pada setiap FF mengakibatkan terjadinya banyak
kesalahan dalam perhitungan, karena ketidak mampuan sistem dalam merespon frekwensi
masukan clock yang terlalu tinggi. Kesalahan-kesalahan yang terjadi pada sistem asinkron
ini dapat diatasi dengan menggunakan sistem pencacah sinkron (parelel). Pada sistem
pencacah sinkron semua masukan-masukan clock FF disatukan (paralel) terhadap pulsa
clock (jam) yang diberikan. Karena pulsa clock yang diberikan pada semua FF secara
serentak, maka harus digunakan beberapa cara untuk mengontrol kapan tiap-tiap FF harus
berubah toggle atau kondisi mempertahankan tak terpengaruh oleh pulsa jam. Keadaan ini
hanya dapat diperoleh dengan mengatur masukan-masukan J dan K, seperti yang
dicontohkan dalam Gambar : 6.11. yakni pencacah sinkron Mod-16
QA QB QC QD
+Vcc
J S QA J S QB J S QC J S QD
CLK CLK CLK CLK
K Q K Q K Q K Q
R R R R
M/S M/S M/S M/S
CLOCK
INPUT
Gambar : 6.11 Pencacah Sinkron Mod-16 counter.
Analisis Gambar : 6.11

1. Setiap FF menerima pulsa-pulsa masukan secara serentak (paralel). Karena FF-A
memiliki J dan K = 1, maka akan toggle atas komando transisi jam menuju negatip.
2. FF-B memiliki J dan K = QA, sehingga QA akan menentukan kapan FF-B akan toggle.
Yaitu apabila QA = 1 sebaliknya apabila QA = 0, FF-B akan memory (tetap).
187
3. FF-C akan toggle apabila QA = 1 dan QB = 1, yaitu pada saat terjadi hitungan ke-3
dan ke-4 dari pulsa jam.
4. Demikian halnya dengan FF-D akan toggle apabila QA = 1, QB = 1 dan QC = 1.
Contoh kasus : 6.6

a. Tentukan frekwensi maksimum dari counter Gambar : 6.11 apabila nilai Tpd untuk
setiap FF diberikan 50 ns dan untuk tiap gerbang-AND adalah 20 ns. Bandingkanlah ini
dengan Frekwensi maksimum dari Mod-16 counter ?
b. Bagaimana apabila mengubah pencacah ini menjadi Mod-32 counter ?
c. Tentukanlah Frekwensi maksimum untuk Mod-32 pencacah paralel tersebut?
Jawab :
1). Penundaan total yang diperbolehkan antara pulsa-pulsa jam adalah : Tpd FF + Tpd-
gerbang AND. Jadi : T-jam  50 ns 20 ns = 70 ns. Sehingga pencacah paralel
tersebut mempunyai, F maks = 1 / 70 n s = 14,3 MHz. (untuk pencacah paralel).
Dan untuk Mod-16 serial counter menggunakan 4-buah FF (bit), dengan Tpd = 50 ns
tiap FF. Jadi Frek-maksimum adalah : F maks = 1 / 4 x 50 n s = 5 MHz. (untuk
pencacah serial).
2). Untuk Mod-32, maka FF ke-5 harus ditambahkan karena 25 = 32, masukan clock dari
FF ini harus disambungkan secara paralel. Masukan J dan K diberikan dari 4-masukan
gerbang-NAND yang diambilkan dari keluaran QA, QB, QC dan QD.
3). Frekwensi maksimum tetap menggunakan prinsip pada jawaban a., berapapun jumlah
FF yang digunakan dalam rangkaian pencacah peralel ini, yakni = 14,3 MHz.
Dan perlu diingat bahwa untuk merencanakan sebuah pencacah paralel lebih baik
menggunakan FF tipe M/S-FF (Master/Slave), karena masukan J dan K dari suatu FF
kadangkala akan merespon saat bersamaan dengan pemberian masukan clock saat transisi
menuju negatip. Dengan memakai jenis M/S-FF akan meniadakan kemungkinan terjadinya
kondisi berpacuan atau saling mendahului (race problem).
188
6.1.2.1 Sembarang Angka Mod.

Pencacah paralel (sinkron) dapat dimodifikasi menjadi setiap angka Mod yang
dikehendaki, yakni dengan menggunakan cara yang sama seperti yang digunakan pada
pencacah asinkron (serial). Misalkan Mod-16 pencacah sinkron Gambar : 6.11 dapat
diubah menjadi Mod-12 atau Mod-10 dan sebagainya, dengan menggunakan tambahan
gerbang-NAND dimana masukannya diambil dari keluaran FF saat terjadi hitungan yang
bersesuaian dengan Mod-12 atau Mod-10. Dan keluaran-keluaran NAND ini diumpankan
ke DC Clear dari semua FF counter.
Cara lain dalam menentukan setiap angka Mod dari sebuah pencacah paralel (sinkron)
adalah dengan metode penyedehanaan peta Karnaugh (K-map), dimana variabel-
variabelnya merupakan fungsi dari keluaran setiap FF (biner) dari suatu pencacah yang
direncanakan. Dan langkah-langkah tersebut yang perlu diperhatikan adalah :
1. Menentukan nilai-nilai masukan J dan K untuk suatu kemungkinan dari keluaran FF
yang direncanakan.
2. Menyederhanakan menggunakan metode pemetaan (Karnaugh-map), dengan suatu
variabel yang bersesuaian dari jumlah Bit yang digunakan.
3. Merealisasi rangkaian hasil penyederhanaan aljabar dari nilai-nilai J dan K yang
diperoleh.
Pada pembahasan J/K FF Bab-5 telah dijelaskan bentuk-bentuk operasi J/K FF, dan
apabila ditulis kembali tabel kebenaran nya adalah sebagai berikut (Table : 6.3). Secara
umum tabel kebenaran ini menunjukan suatu pernyataan keluaran FF, apabila masukan-
masukan J dan K diberi level-level logika tertentu
Table : 6.3 Tabel kebenaran J/K-FF
Input-FF Output-FF
J K Q Q
0 0 Memory Memory
0 1 = 0 (Reset) =1
1 0 = 1 (Set) =0
1 1 Toggle Toggle
189
Dan sebaliknya apabila semua keluaran dari FF untuk perubahan-perubahan

kedudukannya diketahui , yakni dari kondisi lama menuju ke kondisi baru saat terjadi
pulsa jam (clock), maka dapat ditentukan pula nilai-nilai masukan J dan K seperti yang
diperlihatkan dalam Tabel : 6.4
Table : 6.4 Tabel Transisi Logika J/K-FF
Output-FF Input-FF
Kondisi Kondisi
lama baru
J K
Q=0 Q=0 0 X
Q=0 Q=1 1 X
Q=1 Q=0 X 1
Q=1 Q=1 X 0
Catatan : X = menyatakan kondisi tak berpengaruh (don’t care)
6.1.2.2 Metode Pemetaan Karnaugh.

Adalah suatu cara yang sering digunakan untuk menyederhanakan atau mereduksi suatu
persamaan Boolean, dengan cara pengelompokan (grouping) beberapa map kotak yang
berisi variabel atau area tertentu menjadi kelompok variabel baru yang lebih sederhana.
Dengan metode ini akan diperoleh penyederhanaan persamaan lebih cepat dan akurat,
seperti yang diperlihatkan Gambar : 6.12.
B BC
0 1 00 01 11 10
A A
0 AB AB 0 ABC ABC ABC ABC
1 AB AB 1 ABC ABC ABC ABC
A = MSB A = MSB
B = LSB C = LSB
(a) (b)
190
CD
00 01 11 10
AB 0 1 3 2
00 ABCD
4 5 7 6
01 ABCD
12 13 15 14
11 ABCD
8 9 11 10
10 ABCD
A = MSB
D = LSB
(C)
Gambar : 6.12 Bentuk Peta Karnaugh.

a. Untuk 2-variabel.
b. Untuk 3-variabel.
c. Untuk 4-variabel
Gambar : 6.12a merupakan bentuk peta dengan 2-variabel mempunyai 4-kombinasi yang
mungkin, dan bentuk persamaannya ditulis sebagai :
X = A . B + A B + A B + AB ……….……….……………… (6.4).
Dan tiap-tiap suku term dari ekspresi tersebut dilukiskan dalam baris-kolom pada peta
Karnaugh atau dengan kata laian setiap suku term dilukiskan dalam kotak yang beralamat.
Dalam beberapa hal ekspresi Boolean (2-3) dapat ditulis dalam bentuk lain yakni :
X =  m ( 0, 1, 2, 3 ) ……………………………………………... (6.5).
Dimana : alamat kotak (sel)  0= A.B

alamat kotak (sel)  1= A B
alamat kotak (sel)  2= A B
alamat kotak (sel)  3= AB
Dengan cara yang sama ekspresi Boolean Gambar : 6.13b secara lengkap dapat ditulis
sebagai :
X =  m ( 0, 1, 2, 3, 4, 5, 6, 7 ) ……………….………………....... (6.6).
Demikian pula untuk ekspresi Gambar : 6-13c akan dapat ditulis seperti persamaan (6.6)
191
.
Langkah penting dalam pengelompokan :
Untuk 2-variabel.
1. Pengelompokan dengan dua kotak (suku term) akan diperoleh satu variabel.
2. Pengelompokan dengan 4-kotak (suku term) akan diperoleh nilai tinggi =1 (+Vcc).
Untuk 3-variabel :
1. Pengelompokan dengan dua-kotak (suku term) akan diperoleh dua variabel.
2. Pengelompokan dengan empat-kotak akan diperoleh satu variabel.
3. Pengelompokan dengan delapan kotak akan diperoleh nilai tinggi = 1 (+Vcc).
Untuk 4-variabel :
1. Pengelompokan dengan dua kotak akan diperoleh tiga-variabel.
2. Pengelompokan dengan empat-kotak akan diperoleh dua-variabel.
3. Pengelompokan dengan delapan-kotak akan diperoleh satu-variabel.
4. Pengelompokan dengan 16-kotak akan diperoleh nilai tinggi = 1 (+Vcc).
Dan syarat-syarat yang harus dipenuhi didalam pengelompokan adalah sebagai berikut :
1. Pengelompokan berlaku 2N  N = bilangan bulat positip.
2. Pengelompokan dilakukan secara simetri dalam baris maupun kolom.
3. Pengelompokan tidak berlaku dalam posisi diagonal.
4. Dalam melakukan pengelompokan diusahakan mengelompokan jumlah term (kotak)
sebanyak mungkin mengacu pada persyaratan point : 1, 2 dan 3.
Contah kasus : 6-7.

Sederhanakan ekspresi berikut ini dengan metode pemetaan Karnaugh ?
a. X =  m ( 2, 3, 6, 7).
b. X =  m ( 0, 2, 4, 6).
Jawaban :
Langkah pertama harus menyediakan bentuk peta dengan 2N ! ( N = jumlah variabel).
Karena hitungan (angka terbesar) adalah = 7, maka 2 N = 7.  N  3. Demikian pula pada
persoalan (b) yakni : 2N = 6, diperoleh N  3, sehingga bentuk mapnya dapat
digambarkan seperti dalam Gambar : 6.13.
192
BC BC
00 01 11 10 00 01 11 10
A A
0 0 0 1 1 0 1 0 0 1
1 0 0 1 1 1 1 0 0 1
X=B X=C
(a) (b)
Gambar : 6.13 Penyederhanaan Peta Karnaugh dengan 3-variabel.
Contoh kasus : 6.8

Rencanakan sebuah Mod-4 pencacah paralel yang dapat menampilkan hitungan sebagai
berikut : 0  1  2  3  0
Jawab :
1. Langkah pertama adalah menentukan jumlah bit dengan bilangan terbesar = 3,
sehingga : 2N = 3. diperoleh N = 2 (2-bit).
2. Menuliskan tabel kebenaran untuk 2-variabel. (Gambar : 6.14a)
3. Menganalisis kemungkinan-kemungkinan untuk setiap bit FF apabila keluarannya
diberikan seperti dalam persoalan yang diinginkan, kemudian memasukan kedalam
peta Karnaugh. (Gambar : 6.14b)
4. Mengelompokan variabel yang mungkin dengan persyaratan yang ditetapkan, sehingga
diperoleh bentuk ekspresi sederhana.
5. Menggambar rangkaian hasil penyederhanaan dengan ekspresi Boolean (Gambar :
6.14c)
193
HITUNGAN
(STAGE)
QB QA
Awal
0 0 0 hitungan
1 0 1
2 1 0
3 1 1 Recycle
0 0 0 ke “0”
(a)
QA QA
0 1 0 1
QB 0 1
QB 0 1
0 1 X 0 X 1
2 3 2 3
1 1 X 1 X 1
JA = 1 KA = 1
QA QA
0 1 0 1
QB 0 1
QB 0 1
0 0 1 0 X X
2 3 2 3
1 X X 1 0 1
JB = QA KB = QA
(b)
QA QB
(LSB) (MSB)
J S QA J S QB
CLK CLK
K Q K Q
R R
+Vcc
CLOCK
INPUT
(c)
Gambar : 6.14 Mod-4 Pencacah Paralel.
194
Contoh kasus : 6.9.

Rencanakan sebuah Mod-5 pencacah paralel yang dapat menampilkan hitungan-hitungan
berikut ini : 0  1  2  3  4  0
Jawaban :
1. Menentukan jumlah bit dengan rumus : 2N = 4,  N  3, Kemudian membuat tabel
kebenaran untuk N = 3 (Gambar : 6-15a).
2. Analisis untuk setiap tingkat bit (stage) mulai dari LSB hingga MSB, kemudian
memasukan variabel-variabel yang mungkin kedalam K-map untuk N = 3.
3. Pengelompokan untuk kolom / baris yang mungkin, sehingga diperoleh bentuk
persamaan yang sesederhana mungkin.
4. Mengimplementasikan hasil penyederhanaan kedalam diagram rangkaian counter yang
dimaksud dalam persoalan tersebut.
Tabel Kebenaran  State /Hitungan
HITUNGAN
(STAGE)
QC QB QA
Awal
0 0 0 0 hitungan
1 0 0 1
2 0 1 0
3 0 1 1 Recycle
4 1 0 0 ke “0”
5 1 0 1
Don’t
6 1 1 0 care
7 1 1 1 =X
(a)
195
BA BA
00 01 11 10 00 01 11 10
C C
0 1 X X 1 0 X 1 1 X
1 0 X X X 1 X X X X
JA = C KA = 1
BA BA
00 01 11 10 00 01 11 10
C C
0 0 1 X X 0 X X
X 1
1 0
1 0 X X X 1 X X X X
JB = A KB = A
BA BA
00 01 11 10 00 01 11 10
C C
0 0 0 1 0 0 X X X X
1 X X X X 1 1 X X X
JC = AB KC = 1
(b)
QA QB QC
LSB MSB
+Vcc
J S QA J S QB J S QC
CLK CLK CLK
K Q K Q K Q
R R R
FFA FFB FFC

+Vcc
CLOCK
INPUT
(C)
Gambar : 6.15 Pencacah Mod-5 Counter

a. Table Kebenaran.
b. Bentuk Peta Karnaugh Map.
c. Diagram Rangkaian Hasil.
196
6.2 Aplikasi Pencacah (counter)

6.2.1 Pencacah Frekwensi (frequensi Counter)
Suatu cara yang paling mudah dikerjakan untuk mengukur dan mendisplaykan
frekwensi dari suatu sinyal pulsa adalah menggunakan prinsip yang ditunjukkan dalam
Gambar : 6.16. Dimana pencacah dikemudikan oleh output dari AND-Gate. Input-input
AND-Gate adalah pulsa yang frekwensinya akan diukur dan pulsa sampling (“TINGGI”)
antara waktu t1 dan t2.. Dan output AND-Gate akan dipertahankan “RNDAH” kecuali
selama interval waktu t1 hingga t2 Selama interval ini (disebut sampling interval) pulsa-
pulsa dari frekwensi yang diukur akan muncul pada output AND dan akan dihitung oleh
pencacah tersebut. Setelah t2 output AND-Gate dalam kondisi “RENDAH” , sehingga
pencacah berhenti menghitung. Jadi pencacah telah menghitung jumlah pulsa yang terjadi
selama waktu sampling interval (t1 – t2) dan isi dari pencacah menyatakan nilai dari
frekwensi yang diukur.
START RESET
Frek yang tak diketahui
PENCACAH
t1 t2 (COUNTER)
t1 t2
Frek. sampling
DECODER
&
DISPLAY
Gambar : 6.16 Diagram Frekwensi Counter Dasar
Contoh : 6.10
Frekwensi yang diukur adalah 3792 Hz. Counter di reset pada kedudukan nol sebelum t1.
Tentukan penunjukkan frekwensi setelah diberikan sampling interval : a). 1 detik; b). 0,1
detik dan c). 10 milli detik ?
Jawaban :
197
a). Dalam suatu sampling interval 1 detik (sec) akan ada 3792 pulsa-pulsa masuk ke dalam
counter, sehingga setelah t2 isi dari counter akan menunjuk 3792.
b). Dengan suatu sampling interval 0,1 detik (sec) jumlah pulsa yang lewat melalui
3792 pulsa
ANDGate masuk kedalam counter akan ada : x 0,1 det ik  379,2 pulsa .
det ik
Ini berarti jumlah pulsa yang manapun akan dihitung, adalah angka : 379 atau 380.
(tidak ada nilai dibelakang koma), tergantung kepada t1 pada bagian cycle pulsa yang
mana saat mulai terjadi penyamplingan.
c). Dengan sampling interval 10 m-detik (m-sec) = 0,01 sec, counter akan menunjukkan
salah satu angka dari 37 atau 38.
Kecermatan dari cara ini hampir sepenuhnya tergantung kepada panjang gelombang
pulsa sampling interval yang harus dikontrol dengan sangat cermat. Cara yang paling
banyak digunakan untuk memperoleh pulsa-pulsa sample yang sangat cermat ditunjukkan
dalam Gambar : 6.17. Sebuah oscillator yang dikontrol oleh kristal (crystal controlled
oscillator) digunakan untuk menghasilkan suatu bentuk gelombang yang sangat stabil
yakni 100 KHz , dibentuk menjadi pulsa-pulsa bujur-sangkar dan diberikan kepada
sederetan decade-counter atau pembagi 10 (Mod-10) digunakan berturut-turut untuk
membagi frekwensi 100 KHz. Frekwensi-frekwensi keluaran hasil bagi dengan pembagi-
10 adalah secermat /sestabil frekwensi kristal. Switch selektor digunakan untuk memilih
salah satu dari output-output counter pembagi-10 yang diberikan ke sebuah FF tunggal
untuk dibagi dengan-2 . Misalnya pada posisi switch-1, maka pulsa-pulsa 1 Hz akan
diberikan ke FF Q, yang bekerja sebagai sebuah toggle FF sehingga output-nya
merupakan gelombang bujur-sangkar dengan periode T = 2 sec dan panjang gelombangnya
adalah tp = T/2 = 1 sec. Panjang pulsa (pulse duration) ini adalah sampling interval = 1
sec yang dikehendaki. Pada posisi-2 sampling intervalnya adalah : 0,1 sec, dan seterusnya
sama prinsipnya untuk posisi-posisi yang lain.
198
100 KHz
OSCILLATOR SCHMITT PEMBAGI

CRYSTAL TRIGGER : 10
100 KHz
10 KHz 6 PULSA
100 Hz SAMPLING
100 KHz 5
1 KHz
4 J Q
PEMBAGI PEMBAGI
FF
: 10 : 10 100 Hz Ke input
3 K Q
AND gate
10 KHz 10 Hz 2
10 Hz +Vcc
1
1 Hz
PEMBAGI PEMBAGI
: 10 : 10
1 KHz
1 Hz
Gambar : 6.17 Sampling Interval Presisi untuk Frek Counter
Contoh: 6.11
Misalkanlah bahwa counter pada Gambar : 6.16 dibuat dari tiga kaskade BCD counter dan
display-display yang melengkapinya. Apabila frekwensi input yang akan diukur berada
dalam rentang 1 – 10 KHz, manakah yang merupakan penempatan terbaik untuk posisi
switch dalam Gambar : 6.17.
Jawaban :
Dengan 3-digit BCD counter kapasitas hitungan total dari counter adalah 999. Apabila
digunakan sampling interval : 0,1 sec, frekwensi 10 KHz akan menghasilkan hitungan
maks 1000. Agar supaya menggunakan kapasitas penuh dari counter, maka posisi switch
harus ditempatkan pada posisi-2. Apabila digunakan sampling interval 1 sec, kapasitas
counter akan selalu terlampaui untuk frekwensi-frekwensi dalam rentang : 1 – 10 KHz.
Apabila digunakan interval yang lebih rendah, counter hanya akan menghitung antara : 0
hingga 99, hal ini akan memberikan penunjukkan hanya untuk dua-angka signifikan yang
merupakan suatu pemborosan kapasitas counter.
Gambar : 6.16 menunjukkan bahwa sebuah pulsa reset diberikan kepada rangkaian counter
sebelum memulainya sampling interval pada t1, sehingga setiap pengukuran, counter
memulainya dari nol (start). Dan Gambar : 6.18 menunjukkan rangkain rekwensi counter,
termasuk fasilitas resetting (clear). Bentuk timming diagram gelombang tiap segmen
rangkaian selengkapnya ditunjukkan dalam Gambar : 6.18b.
199
FREK YANG DIUKUR
RESETTING
(CLEAR)
RANGKAIAN
COUNTER
PULSA SAMPLING
DEKODER
&
DISPLAY
Q X J
OS T Clk
X K
Tp = 100 usec
+Vcc
(a)
PULSA
INPUT t
PULSA 1 1 1 1 1
t
SAMPLING t1 t2 t3 t4 t5 t6 t7 t8 t9
FF X
t
CLEAR COUNTER
OUTPUT-Q
OS 1 1
t
OUTPUT
AND t
(b)
Gambar : 6.18 Diagram Rangkaian Frekwensi Counter
Prinsip Kerja /langkah operasi selengkapnya adalah sebagai berikut :

1. Dimisalkan bahwa mula-mula FF-X berada dalam keadaan “0” (FF-X = toggle ke”0”
atas komando sisi turun dari pulsa sample sebelumnya).
2. Keadaan “RENDAH” dari X ini juga diberikan ke input AND-Gate, dan akan men-
disable (=”0”) output AND-Gate, sehingga tak ada pulsa-pulsa input diberikan ke
counter meskipun pada saat terjadi pulsa sample pertama antara t1 dan t2
3. Pada saat t2 sisi turun dari pulsa sample pertama men-toggle FF-X ke kondisi “1”
(input FF J=K =1). Transisi positip pada output X men-trigger One-shot (OS), yang
menghasilkan sebuah pulsa 100 nsec untuk meng-clear (resetting) counter. Saat ini
counter berada pada posisi “0” (resetting).
200
4. Pada saat t3 pulsa sample ke-2 akan meng-enable (=”1”) AND-Gate (karena saat ini X
pada kondisi “1”) sehingga memungkinkan masuknya pulsa-pulsa input (frekwensi)
yang akan diukur ke dalam counter untuk dicacah/dihitung sampai waktu t4.
5. Pada saat t4 pulsa sample kembali posisi “RENDAH” dan akan men-toggle X menjadi
“0” bersamaan dengan itu juga akan men-disable AND-Gate. Sehingga counter berhenti
menghitung.
6. Antara waktu t4 dan t6 counter telah menyimpan hasil proses hitungannya kemudian
mendisplaykan saat waktu t4 . Perhatikan bahwa saat terjadi pulsa sample ke-3 tidak
meng-enable AND-Gate karena FF-X pada kondisi “RENDAH”.
7. Pada saat t6 sisi turun dari pulsa sample akan men-toggle FF-X menuju ke kondisi
“TINGGI”. Selanjutnya urutan kerjanya akan sama dengan langkah ke-2 yaitu saat
waktu t2.
Kemudian frekwensi counter bekerja menurut hituingan mengulang (recycle), menyimpan
(hold) dan mendisplaykan, resetting ke “0” dan seterusnya. Kelemahan metode ini adalah
bahwa display akan menampakkan aksi reset kemudian menghitung kembali dalam waktu
relative cepat, sehingga tampak menimbulkan kedipan cepat yang dapat mengganggu mata.
Untuk menanggulangi persoalan ini biasanya ditambahkan komponen “LATCHING”
menggunakan D-FF.
6.2.2 Pencacah Sebagai Pembangkit Pulsa Gigital.

Dalam pemakaian khusus rangkaian pencacah dapat digunakan sebagai pembangkit
pulsa (pulse train generator), pulsa-pulsa ini biasanya digunakan untuk membuka katup
(valve), menutup gerbang, menyalakan lampu atau menghidup dan mematikan mesin-
mesin listrik. Ada dua cara dalam membangkitkan pulsa-pulsa tersebut, yakni :
1. Dengan menggunakan metode logika langsung (direct-logic) dan
2. Dengan menggunakan metode logika tak langsung (indirect-logic).
6.2.2.1 Metode Logika Langsung.

Pada cara ini keluaran pulsa akan dikeluarkan melalui output Q atau Q - FF dan sistem
pencacahnya digunakan cara sinkron. Contoh, apabila dibutuhkan suatu bentuk pulsa
seperti Gambar 6.16c, maka bagaimana cara disain rangkaiannya ?
201
(a)
Pertama, menyelidiki bentuk pulsa tersebut, dengan menentukan posisi satu siclus lengkap
(periode) kemudian memanipulasinya dalam jumlah bit yang bersesuaian seperti pada
langkah Gambar : 6-16c. Dalam persoalan ini terdapat 6 tingkat (state) yang diperlukan
untuk kembali mengulang (recycle), karena itu dapat dipenuhi dalam 3-bit (FF).
periode recycle
1 0 0 1 1 0 1 0 0 1 1 0 1
(a)
FF-State A B C (FF-State) State

0 0 0 0 0
0 0 1 0 2
1 0 0 1 1
1 0 1 1 3
0 1 0 0 4
1 1 0 1 5
1-periode Posisi yang dimanipulasikan

(b)
0  2  1  3 4  5 0
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
JA 0 0 0 1 XXXX = BC
KA XXX X 01XX = C
JB 1 1X X 00XX = A
KB X X1 1 X XX X = 1
JC 0 X 1X 1XXX = A+B
KC X 0 X1 X1XX = A+B
Proses penyederhanaan
( c)
Gambar : 6.16 Prosedur Penyelesaian Pembangkit Pulsa
202
Dan diagram rangkaiannya diperlihatkan dalam Gambar : 6.17, dimana keluaran pulsa
dibangkitkan melalui FF-C (QC) pada posisi LSB.
BC
A+B
(MSB)
QA QB QC (OUTPUT)
S QA S QB S QC (LSB)
J J J
CLK CLK CLK
K Q K Q K Q
R R R
FF-A FF-B FF-C

+Vcc +Vcc
CLOCK
INPUT
Gambar : 6.17 Diagram Rangkaian Pembangkit Pulsa
6.2.2.2 Metode Logika Tak Langsung

Cara kedua dapat juga digunakan untuk membangkitkan pulsa digital, yaitu
menggunakan rangkaian pencacah dengan tingkat-tingkat tertentu yang dapat
membangkitkan pulsa digital. Dan tambahan gerbang dasar berfungsi sebagai pendeteksi
tingkat logika apabila keluaran berlogika tinggi, seperti digambarkan dalam diagram blok
Gambar : 6.18.
COUNTER
GATE LOGIKA
KOMBINATORIAL
KELUARAN
Gambar : 6.18 Diagram Blok Sistem Pembangkit Pulsa Tak Langsung.
203
Contoh kasus : 6.12

Rencanakan suatu pembangkit pulsa digital menggunakan pencacah paralel yang dapat
membangkitkan pulsa berikut :
T (sec)
Penyelesaian :
1. Menyelidiki bentuk pulsa yang akan direncanakan, yakni menentukan posisi satu siklus
lengkap (recycle), dan diperoleh 5-tingkatan logika (Gambar : 6.19a).
2. Menentukan keluaran pembangkit yang disebut sebagai keluaran G (Gambar : 6.19b)
3. Menggabungkan rangkaian pencacah yang diperoleh dari analisis peta Karnaugh
dengan gerbang kombinatorial.
PERIODE
1 1 0 1 0
t (sec)
(a)
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
JA 0 0 0 1 X X X X = BC
KA X XXX 1 XXX = 1
JB 0 1 XX 0 XXX = C
KB X X0 1 X XXX = C
JC 1 X 1X 0 XXX = A
KC
X 1X 1 X XXX = A
G 1 1 0 1 0XXX = A.B+ C
(b)
BC
00 01 11 10
A
0 1 X
1 1
1 0
1 0 X X X
G = AB + C
204
(c)
BC
(MSB) (LSB)
J S QA J S QB S QC
J
CLK CLK CLK
K Q K Q K Q
R R R
FF-A FF-B FF-C

+Vcc
CLOCK
G = AB + C
INPUT
AB
OUTPUT
Logika Kombinatorial
(d)
Gambar : 6.19 Sistem Pembangkit Pulsa Tak Langsung

a. Pulse Train.
b. Tabel Kebenaran.
c. Penyederhanaan Keluaran G.
d. Diagram Rangkaian.
6.3 Pencacah Khusus dari Unit MSI dan SSI
6.3.1 Pengubah BCD ke Desimal (Binary code decimal).
Pencacah BCD memiliki 10 keadaan yang dapat didekode menggunakan cara-cara
yang diterangkan sebelumnya. Pengubah BCD memberikan 10 buah keluaran yang
bersesuaian dengan digit desimal dari 0 sampai 9 yang dinyatakan keadaan FF pencacah.
Ke-10 keluaran ini dapat digunakan untuk mengontrol 10 lampu indikator atau display
visual.
Salah satu sistem (alat) yang sering dijumpai adalah LED 7-segment yang tersusun dalam
beberapa buah LED diode (light emitting diode) yang mengemisi cahaya pada saat arus
listrik dikenakan padanya. Gambar 6.20a merupakan asumsi rangkaian dekoder yang
dinyatakan oleh saklar-saklar pengontrol, untuk mengontrol segmen mana yang harus
menyala (ON). Dan masing-masing segmen (LED) dari rangkaian dihubungkan serial
dengan resistor untuk membatasi arus yang melaluinya (  16 mA). Gambar 6.20b
menunjukan pola dari 7-segment yang masing-masing segmen dinyatakan oleh huruf : a, b,
c, d, e, f dan g.
205
+Vcc
Display
a b c d e f g LED
Data BCD
Dekoder
(a)
10 9 8 7 6
a
a
b
f
c
d g
e
e
c
f
g
d
1 2 3 4 5
(b)
Gambar : 6.20 Model Tampilan 7-segment
a. Pola Saklar Pengubah BCD.
b. Pola 7-segment
Sebagai contoh data BCD = 0100 (desimal 4), maka segment-segment LED yang
menyala (=tinggi) adalah : b, c, f dan g, sedangkan segmen-segmen yang mati adalah : a,
d, dan e (Gambar : 6.20b). Bentuk IC terintegrasi dekoder ke 7-segment yang populair saat
ini adalah 74LS47 dari keluarga TTL,. Gambar 6.21 menunjukan sebuah rangkaian
dekoder ke 7-segment IC-74LS47, keluaran-keluaran 74LS47 adalah aktif rendah sehingga
akan sesuai (compatible) dengan penggunaan jenis LED anoda bersama (common anoda)
dan dipasang pembatas arus dari R = 330 . . Lamp test (LT) dari kaki-3 merupakan
fasilitas untuk memeriksa 7-segment, pada keadaan tidak dioperasikan LT harus
dipertahankan “tinggi”, dan apabila dioperasikan harus dihubungkan ke tanah (grounded),
untuk mengetahui komponen dalam keadaan baik/buruk. Apabila baik semua segment akan
aktif menyala membentuk angka delapan. Fasilitas-fasilitas lain dari 74LS47 adalah Ripple
Blanking Input (RBI) dan Ripple Blanking Output (RBO) digunakan untuk mengontrol
pemakain 7-segment, misal lebar tampilan adalah 5- digit, sementara yang akan
ditampilkan hanya 3-digit, yakni angka “347”, maka tampilan yang terbaca adalah
“00347”, apabila diinginkan hanya menampilkan 347 saja maka RBI harus diaktifkan
206
(=low). Apabila akan mengkaskade (memperluas) 74LS47, maka RBO dari LSD harus
dihubungkan dengan RBI dari MSD berikutnya.
a
+Vcc 330
13 12 11 10 9 15 14
a b c d e f g
16
3 Lamp
74LS47 Test
8
A B C D RBI RBO
7 1 2 6 5 4
INPUT RIPPLE
BCD BLANKING
Gambar : 6.21 Dekoder Driver 74LS47 ke 7-Segment.
6.3.2 MSI 54 / 74LS90A

Merupakan sebuah dekade ripple counter (Mod-10) yang dapat menghitung dari 0 hingga 9
(0000 – 1001). Pencacah ini aktif terhadap pulsa trigger menuju positip dengan frekwensi
sekitar 32 MHz (data sheet). Banyak diantara pencacah telah tersedia secara komersial
dipasaran dalam bentuk paket IC tunggal. Gambar 6.22 menunjukan diagram blok dari IC
74LS90A.
Fasilitas-fasilitas 74LS90A.
a. Ro (1) dan R0 (2) digunakan untuk mereset pencacah kembali ke hitungan awal, dan
aktif pada logika “1”.
b. R9 (1) dan R9 (2) digunakan mempreset pada kedudukan 1001.
c. B-input (1) digunakan untuk memodifikasi 74LS90 sebagai pencacah Mod-5 (input).
d. Apabila QA dihubungkan terhadap B-input, maka pencacah akan bekerja normal
sebagai pencacah Mod-10 (decade counter), seperti yang ditunjukkan dalam Gambar :
6.22.
207
OUTPUT BCD
COUNT
Pulsa Inp A
14 13 12 11 10 9 8
Inp A NC QA QD GND QB QC
SN74LS90A
Inp-B Ro1 Ro2 NC Vcc R91 R92

1 2 3 4 5 6 7
Count
reset
Gambar : 6.22 IC-74LS90A Decade Counter
Apabila rangkaian Gambar : 6.21 (decoder-driver) dihubungkan langsung dengan

suatu rangkaian pencacah BCD (decade counter) Gambar: 6.22, maka tampilan akan terus
bergerak (rolling), ini artinya tampilan akan mengikuti hitungan dari rangkaian pencacah
dan kecepatan hitungannya sesuai frekwensi yang digunakan oleh clock seperti
diperlihatkan Gambar : 6.23. Frekwensi masukan clock diinjeksikan melalui kaki-14 dan
kaki-kaki 2 dan 3 adalah untuk fasilitas reset (= level tinggi). Keluaran-keluaran QA, QB,
QC dan QD masing-masing melalui kaki-kaki : 11, 8, 9, dan 12. Yang dihubungkan
langsung pada masukan dari 74LS47 yakni : A, B, C dan D melalui kaki-kaki : 7, 1, 2 dan
6.
208
COMMON ANODA
a
330
+Vcc
13 12 11 10 9 15 14 +Vcc
a b c d e f g
16
3 Lamp
74LS47 Test
8
A B C D RBI RBO
7 1 2 6 5 4
RIPPLE
+Vcc BLANKING
12 9 8 11
QA QB QC QD
5 Clock
14 Input
7490
10 (BCD Counter) 2
3
12 1 10 8 7 Pulsa
220 reset
+Vcc
Gambar : 6.23 Pencacah BCD Dengan Tampilan 7-Segment
Apabila masukan clock dari pencacah BCD diambil dari nilai-nilai fisis (tranducer/sensor)
yang terlebih dahulu dikonversi kedalam besaran digital, umumnya antara dekoder
dengan pencacah BCD ditambahkan rangkaian penahan (Latching), yang berfungsi sebagai
penahan data sementara (memori) agar hasil tampilan dapat diamati. Pemakaian komponen
latching ini biasanya digunakan D-type FF IC-74LS75 dari keluarga TTL dan hubungan
rangkaiannya diperlihatkan dalam Gambar : 6.24. Latch 74LS75 adalah quad-latch yang
tersusun dalam 2 x 2D-type FF masing-masing dikontrol oleh sinyal strobe. Sebuah latch
adalah berisi sebuah D-type FF yang masukan clocknya adalah strobe, apabila strobe =
tinggi, maka keluaran Q akan berisi data dari masukan D.
209
COMMON ANODA
a
all 330
+Vcc
13 12 11 10 9 15 14 +Vcc
a b c d e f g
16
3 Lamp
74LS47 Test
8
A B C D RBI RBO
7 1 2 6 5 4
RIPPLE
+Vcc BLANKING
16 15 10 9
5
74LS75 13
12 (LATCH) 4
Inp BCD
A B C D
2 3 6 7 STROBE
+Vcc
12 9 8 11
QA QB QC QD
5 Clock
14 Input
74LS90
10 (BCD Counter) 2
3
12 1 10 8 7 Pulsa
220 reset
+Vcc
Gambar : 6.24 Display Dilengkapi Latch 74LS75.
Dalam hal ini masukan D adalah keluaran dari pencacah BCD yang ditransfer ke keluaran
74LS75. Apabila diinginkan jumlah digit diperlebar, maka rangkaian Gambar : 6.24 dapat
dikaskade (serial) seperti ditunjukkan dalam Gambar : 6.25. Namun seri 74LS75
digantikan dengan seri 74LS100 yang berisi 2 x 74LS75 untuk memperoleh hitungan
satuan (100) dan puluhan (101).
210
COMMON ANODA COMMON ANODA
a
PULUHAN SATUAN
all 330 all 330

+Vcc +Vcc +Vcc
13 12 11 10 9 15 14 +Vcc 13 12 11 10 9 15 14
a b c d e f g a b c d e f g
16 16 2K2
5
4 5 4 RBI
RBO 74LS47 RBI RBO 74LS47
8 8
3 Lamp
A B C D 3 A B C D Test
7 1 2 6 7 1 2 6
+Vcc
24 4 5 19 20 9 8 18 17
23
74LS100
7 (LATCH) 12
A B C D A B C D
3 2 22 21 10 11 15 16
ENABLE
BCD BCD
INPUT(101) INPUT(100)
Gambar : 6.25 Hubungan Kaskade 7447 Terhadap Latch 74100.
Dan Gambar : 6.26 merupakan rangkaian kaskade dari pencacah BCD 74LS90 dalam tiga
digit, yang dapat menampilkan hitungan-hitungan : satuan (100), puluhan (101), dan
ratusan (102). Pulsa masukan clock diinjeksikan melalui kaki-14 dari digit satuan dan
keluaran pencacah satuan (kaki-11) dihubungkan ke masukan kaki-14 dari digit puluhan,
dan kaki-11 dari puluhan dihubungkan pada kaki-14 untuk memperoleh digit ratusan dst.
Apabila diinginkan pengawatan (hard-ware) yang lebih efisien, maka rangkaian
BCD-counter Gambar : 6.24 dapat diganti dengan sebuah piranti (IC) SN74LS143/144
yakni “4-Bit Decade Counter/Latch/Seven-Segment Decoder”.
211
KE DEKODER KE DEKODER KE DEKODER

BCD (102) BCD (101) BCD (100)
11 8 9 12 11 8 9 12 11 8 9 12
D C B A D C B A D C B A
14 14 14
SN74LS90 SN74LS90 SN74LS90 CLOCK
BCD COUNTER 2 BCD COUNTER 2 BCD COUNTER 2 INPUT
3 3 3
12 1 5 10 6 7 12 1 5 10 6 7 12 1 5 10 6 7
+Vcc +Vcc +Vcc RESET
Gambar : 6.26 Kaskade BCD Counter.
6.3.3 MSI 54 / 7492A.

SN7492 merupakan pencacah Mod-12 (pembagi-12) counter, diagram blok 7492
ditunjukan dalam Gambar : 6.27. Seperti halnya IC74LS90, pencacah ini juga dapat
dimodifikasi sebagai pencacah Mod-6 (pembagi-6) counter, yakni dengan memanfaatkan
B-input sebagai masukan clock.
OUTPUT BINER
Pulsa Inp A
14 13 12 11 10 9 8
Inp A NC QA QB GND QC QD
SN74LS92A
Inp-B NC NC NC Vcc R01 R02

1 2 3 4 5 6 7
COUNT
RESET
Gambar : 6.27 IC-74LS92A Pencacah Mod-12 Counter
6.3.4 Presetable (programable) Counter

Sejauh ini semua pencacah naik (up-counter) yang telah dibahas diasumsikan bekerja
mulai dari kedudukan nol (“0”), sebaliknya untuk pencacah turun (down-counter) dimulai
dari kedudukan tertinggi (FF). Namun pada jenis presetable (dapat diset), counter ini dapat
212
diprogram untuk memulai menghitung pada setiap kedudukan yang diinginkan dengan
cara mempreset. Gambar : 6.28 memperlihatkan sebuah 54 / 74193 presetable up/down
counter yang memiliki kemampuan pemasukan data secara paralel, yakni dari masukan-
masukan : PA, PB, PC dan PD.
LOAD DATA INPUT
15 1 10 9
11
PL P A PB PC PD
UP 13 UP
BORROW 5 MODE
OUTPUT 74LS193 KONTROL
DWN DWN INPUT
CARRY 4
12
16 8
QA QB QC QD
3 2 6 7
+Vcc DATA
OUTPUT
(a)
0 1 2 3 4
15 5
UP
14 DOWN 6
13 7
12 11 10 9 8
(b)
Gambar : 6-28 Presetable Up/Down Counter 74LS193
a. Diagram Rangkaian 74LS193.
b. Keadaan Hitungan Up / Down.
Apabila masukan-masukan preset-load (PL) adalah rendah (“0”) sesaat, maka data
yang terdapat pada register PA, PB, PC dan PD akan ditransfer ke masukan-masukan PA,
PB, PC dan PD dan apabila preset-load (PL) kembali ke kondisi tinggi, maka pencacah
mulai menghitung dengan hitungan awal seperti data yang diberikan pada masukan PA,
PB, PC dan PD. Misal, apabila masukan PA, PB, PC dan PD diset pada kedudukan 1001
(desimal 9) kemudian pulsa preset-load (PL) diberikan sesaat menuju rendah, maka
pencacah mulai menghitung naik hingga kedudukan 1111 (desimal 15) dan apabila
213
diinginkan recycle ke kedudukan awal (1001), maka keluaran QA, QB, QC dan QD harus
ditambah dekoder malalui Gerbang-NAND untuk mendekodekan keadaan-keadaan
keluaran pencacah sebagai umpan balik ke masukan preset-load (PL), seperti dalam
Gambar : 6.29a
DATA INPUT
LOAD
15 1 10 9
11
PL PA PB PC PD
UP 13 UP CLOCK
BORROW 5
74LS193
DWN DWN
CARRY 4
12
16 8
QA QB QC QD
+Vcc
3 2 6 7
+Vcc
(a)
0 1 2 3 4
15 5
14 6
13 7
12 11 10 9 8
(b)
Gambar : 6.29 a. Diagram Rangkaian Untuk Mod-7 ( 9 s/d 15).

b. Posisi Hitungan .
6.4 Shift dan Transfer Data Register

Register terdiri atas sekelompok flip-flop yang dapat digunakan untuk menyimpan
bilangan-bilangan biner (data). Dan setiap bit (data) dari bilangan biner itu hanya dapat
disimpan dalam sebuah flip-flop. Untuk mengkonstruksi suatu register, sejumlah flip-flop
harus disusun sedemikian rupa, sehingga data biner dapat dimasukan (digeser) ke dalam
suatu registeritu, dan susunan semacam ini disebut sebagai register-geser (shift-register).
214
Didalam mentransfer (menggeser) suatu data, terdapat dua metoda dasar yang umum
digunakan, yakni :
1. Yang berhubungan dengan pergeseran data (informasi) ke dalam register secara serial
(deret) dan disebut sebagai serial-shift-register.
2. Pergeseran (transfer) semua data atau informasi secara serentak disebut sebagai
paralel-shift-register.
6.4.1 Shift-Register Counter

Shift register dapat disusun untuk membentuk beberapa tipe pencacah (counter).
Dan semua shift register counter menggunakan umpan balik (feed-back), dimana keluaran
dari FF terakhir dari shift register itu dihubungkan ke FF pertamanya. Penggunaan yang
paling umum dari shift register counter adalah ring-counter (shift-arround-register). Tipe
ini tergolong dalam serial shift register. Gambar : 6.30 menunjukan sebuah ring-counter 4-
bit menggunakan master/slave D-tipe FF. Semua flip-flop dihubungkan sedemikian rupa
sehingga informasi data bergeser dari kiri ke kanan dan kembali berputar (arround) dari
FF terakhir ke awal FF. Dan pulsa informasi (data) hanya diberikan dengan cara mem-
preset 1-bit (FF) pada keadaan tinggi.
Pada prinsipnya sebuah ring-counter hanya ada sebuah bit data tunggal (= “1”) didalam
register dan disirkulasikan disekitar register sepanjang pulsa-pulsa jam diberikan. Oleh
karena alasan ini , maka rangkaian tersebut dinamakan ring-counter.
QA QB QC QC
LSB MSB
S S S S
D Q D Q D Q D Q
CLK CLK CLK CLK
Q Q Q Q
R R R R
M/S M/S M/S M/S

CLOCK
INPUT
(a)
215
CLOCK
1 2 3 4 5 6 7 8
QA 1 0 0 0 1 0 0
QB 0 1 0 0 0 1 0
QC 0 0 1 0 0 0 1
QD 0 0 0 1 0 0 0 1
(b)
CLOCK
QA QB QC QD
Ke
1 0 0 0 1
0 1 0 0 2
0 0 1 0 3
0 0 0 1 4
1 0 0 0 5
0 1 0 0 6
0 0 1 0 7
0 0 0 1 8
. . . . dst
(c)
Gambar : 6.30 4-Bit Ring-Counter dan Tabel Kebenrannya.
Bentuk gelombang dan tabel urutan kerja dari Gambar : 6.30 menunjukan keadaan-
keadaan FF pada saat pulsa jam diberikan, dengan mengasumsikan keadaan awal QA = 1
dan QB = QC = QD = 0. Setelah pulsa clock pertama diberikan, keadaan QA = 1 akan
bergeser ke QB (QB = 1) dan berturut-turut selama pulsa jam diberikan nilai QB bergeser
ke QC. Dan pada pulsa ke-4 kondisi semua keluaran FF akan kembali semula.
6.4.1.1 Register Geser Kiri (shift-left-register)

Gambar : 6.31a menunjukan sebuah 4-bit (tingkat) register geser kiri, masing-
masing tingkat disusun dari J/K FF. Data masukan umumnya diberikan melalui J-inp FF
216
tingkat pertama (FF-A) dan K-inp merupakan komplemen dari datanya. Pada susunan ini
pulsa geser (clock) diberikan serentak melalui tiap tingkatan, apabila clock diberikan ,maka
data masukan akan bergeser ke tingkat berikutnya, yakni ke arah kiri. Untuk memperoleh
(memasukan) data ke setiap tingkat dapat dilakukan dengan cara presetting (setting) FF.
Contoh : Apabila dimisalkan kondisi awal pada setiap tingkat dari register diset = 1111
(QA = QB = QC = QD = 1), dan pulsa geser pertama diberikan, maka keadaan keluaran
register akan = 1110 (QD = QC = QB = 1 dan QA = 0). Berturut-turut untuk pulsa geser
berikutnya diberikan menyebabkan keluaran register seperti dalam Gambar : 6.31b.
QD QC QB QA
MSB LSB
S S
Q J Q S J Q J S
Q J DATA INPUT
CLK CLK CLK CLK
Q K Q K Q K Q K
R R R R
M/S M/S M/S M/S

CLOCK
INPUT
(a)
Pulsa ke QD QC QB QA
1 1 1 1 1
2 1 1 1 0
3 1 1 0 0
4 1 0 0 0
5 0 0 0 0
(b)
217
Clock 1 2 3 4 5 6
QA 1
QB 1 1
QC 1 1 1
QD
1 1 1 1
(c)
Gambar : 6.31 Register Geser Kiri (shift-left register).
b. Table Kebenaran.
c. Diagram Waktu
Apabila keluaran dari rangkaian Gambar : 6.31a pada tingkat akhir (QD) dihubungkan ke
masukan dari tingkat pertama (J dan K) FF-A, maka susunan tersebut akan sama fungsinya
dengan Gambar : 6.30a, namun susunan ini disebut sebagai register lingkar geser kiri
(shift-left, shift arround) seperti yang diberikan dalam Gambar : 6.32a.
QD QC QB QA
MSB LSB
S S S S
Q J Q J Q J Q J DATA
CLK CLK CLK CLK
Q K Q K Q K Q K
R R R R
CLOCK
INPUT
(a)
Cloc 1 2 3 4 5 6 7 8
k
1 0 0 0
QA
0 1 0 0
QB
0 0 1 0
QC
0 0 0 1
QD
218
(b)
Pulsa ke QD QC QB QA
1 0 0 0 1
2 0 0 1 0
3 0 1 0 0
4 1 0 0 0
5 0 0 0 1 Recycle
6 0 0 1 0
( c)
Gambar : 6.32 Register Lingkar Geser Kiri (shift-left, shift arround)
b. Diagram Waktu
c. Tabel Kebenaran.
6.4.1.2 Register Geser Kanan ( shift right register)

Apabila susunan dari Gambar : 6.32a dibalik arah keluarannya, yakni dari setiap
tingkat diarahkan ke kanan, maka akan diperoleh suatu susunan geser kanan (sift-right
register).seperti ditunjukan dalam Gambar : 6.33a. Operasi register ini adalah persis sama
dengan susunan register geser kiri, yakni untuk mentransfer (geser) seluruh data yang ada
didalam register dibutuhkan 4 x pulsa geser (clock). Dan apabila diinginkan untuk
mentrasfer data melingkar (arround), maka keluaran dari tingkat akhir harus dihubungkan
ke masukan J dan K dari tingkat pertama, seperti yang ditunjukan dalam Gambar : 6.33b.
QA QB QC QD
LSB MSB
DATA J S Q J S Q J
S
Q S
J Q
INPUT
CLK CLK CLK CLK
K Q K Q K Q K Q
R R R R
CLOCK
INPUT
(a)
219
QA QB QC QD
LSB MSB
DATA S Q S S S
J J Q J Q J Q
INPUT
CLK CLK CLK CLK
K Q K Q K Q K Q
R R R R
CLOCK
INPUT
(b)
Gambar : 6.33 a. Register Geser Kanan.

b. Register Lingkar Geser Kanan.
Semua register yang dibahas diatas merupakan susunan yang berhubungan dengan
pergeseran data (informasi) secara serial (serial shift register). Data yang ditransfer dari
setiap tingkatan akan dibutuhkan satu pulsa geser (clock), apabila susunan dari tingkat-
tingkat itu adalah sejumlah N-bit, maka akan dibutuhkan sejumlah N-buah pulsa geser.
6.4.2 Transfer Data Paralel

Sejauh ini pemindahan data register dilakukan secara serial atau satu demi satu.
Apabila diinginkan untuk pemindahan data secara serentak dari satu lokasi register ke
register lain, maka operasi ini disebut sebagai operasi transfer data paralel, yakni semua bit
data yang ada dalam register di pindahkan secara bersama atas satu pulsa komando (clock)
seperti yang ditunjukan dalam Gambar : 6.34.
DATA
INPUT PARALEL
A B C D
SN7474 SN7474
LSB
S S Q S S
D Q D D Q D Q
CLK CLK CLK CLK
Q Q Q Q
R R R R
PULSA
TRANSFER A B C D
DATA
OUTPUT PARALEL
(a)
220
DATA
INPUT PARALEL
A B C D
SN7475
LSB
S S Q S S
D Q D D Q D Q
CLK CLK CLK CLK
Q Q Q Q
R R R R
PULSA
TRANSFER A B C D
DATA
OUTPUT PARALEL
(b)
Gambar : 6.34. Paralel Transfer Data Menggunakan D-FF.

a. 2 x IC SN7474.
b. IC SN7475
6.4.3 Transfer Data Register dari Unit MSI.
1. Serial-In Serial-Out (SISO)

Unit MSI 7491A merupakan jenis register SISO yang memiliki 8-bit (tingkat shift register)
seperti dalam Gambar : 6.35a. Data serial dimasukan melalui salah satu dari masukan
Nand A-inp atau B-inp, sementara yang tidak digunakan diberi logika tinggi (=open).
Apabila diinginkan untuk operasi lingkar (arround), modifikasinya ditunjukan dalam
Gambar : 6.35b, yakni masukan-masukan eksternal.
8 -Tingkat (Bit)
A(12) (13)
S QA S QB S QC S QH QH
B(11)
CLK CLK CLK CLK
R Q R Q R Q R Q QH
(14)
(9) GND = Kaki (10)

CLOCK
INPUT Vcc = Kaki (4)
(a)
221
QH
SN 7491A
EXT INPUT
8-BIT SERIAL REGISTER
QH
EXT SERIAL CLOCK

INPUT DATA INPUT
(b)
QH QH INP-A INP-B GND CLK NC INPUT OUTPUT

14 13 12 11 10 9 8 AT-tn AT-tn+8
A B QH QH
H H H L
L X L H
SN7491A
X L L H
H = High, L = Low
X = Don’t Care
1 2 3 4 5 6 7 tn = Reference bit time (clock low)
tn+8 = Bit time after 8 clock
NC NC NC NC VCC NC NC transition low-to-high
(c)
Gambar : 6.35 a. Diagram rangkaian SISO 8-bit SN7491A.

b. Masukan External, Shift-Out, Shift-Arround.
c. Diagram Kaki-kaki dan Tabel Kebenaran SN7491A
2. Serial-In, Paralel-Out (SIPO)

Unit MSI SN74164 merupakan salah satu dari jenis SIPO, yang terdiri atas 8-bit shift
register dengan masukan-masukan serial yang hampir serupa dengan SN7491A, namun
SN74164 mempunyai susunan keluaran yang paralel dari setiap tingkatnya. Fasilitas
clearing (C) digunakan untuk menghapus keadaan-keadaan semua keluarannya apabila
dikehendaki.
222
8 -Tingkat (Bit) Reg
CLEAR
(9)
GND = Kaki (7)
Vcc = Kaki (14)
(8) CLOCK
INPUT
A(1) C C C Q C Q
R Q R Q R R QH
B(2)
CLK CLK CLK CLK
SERIAL INPUT
DATA S QA S QB S QC QH
S QH
(3) (4) (5) (13)

QA QB QC QH
PARALEL OUTPUT DATA

(a)
PARALEL
OUT DATA
VCC QH QG QF QE CLR CLK

14 13 12 11 10 9 8
INPUT OUTPUT
CLEAR CLOCK A B QA QB ……. QH
L X X X L L L
H L X X QAo QBo QHo
SN74164A H ! H H H QAn QGn
H ! L X L QAn QGn
H ! X L X QAn QGn
H = High Level, L = Low Level
1 2 3 4 5 6 7 X = Don’t Care
QA0, QB0, QH0 = Level QA, QB
A B QA QB QC QD GND atau QH sebelum kondisi steady-
state pada input
Qan, QGn = Level QA atau QB
SERIAL IN PARALEL sebelum transisi clock positip
DATA OUT DATA
(b)
Gambar : 6.36. 8-Bit SIPO dari SN74164A
Data masukan melalui masukan A atau B dari gerbang NAND secara serial dan salah
satu dari masukan A atau B dapat dibuat kondisi tinggi (atau open). Dan setelah terjadi
pulsa clock ke-8 semua tingkat keluaran dari susunan tersebut akan berisi data penuh,
keadaan-keadaan keluaran yang demikian ini disebut sebagai penempatan data secara
parallel seperti ditunjukkan dalam Gambar : 6.36a, dan Gambar : 6.36b menunjukkan
fungsi kaki-kaki dan table kebenaran. Pemakaian seri 74164 ini merupakan kompatibel
dari seri 74165 (PISO).
223
3. Paralel-In, Serial-Out (PISO).

MSI SN74165 merupakan register 8-bit dari jenis PISO, dimana masukan-masukan
datanya dimasukan secara serentak (paralel). Diagram blok Gambar : 6.37 menunjukan
sebuah dari unit PISO 16-kaki. Pada saat sinyal kontrol shift/load menuju rendah, data
masukan akan ditransfer kedalam tingkat-tingkat register melalui masukan preset dan
clear, misal apabila masukan A = 1 dan B = 0, maka setelah diberikan pulsa kontrol
shift/load (=rendah) sesaat QA = 1 dan QB = 0. Data masukan juga dapat diberikan secara
serial (deret) kedalam register 8-tingkat dengan menggunakan masukan serial dan clock.
Keluaran register ini dalam bentuk serial (deret) yaitu dari QH (Gambar : 6.37a)
8 -Tingkat (Bit)
PARALEL INPUT DATA
A(11) B(12) C(13) H(6)
S S S S
S QA S QB S QC S QH QH(9)
OUTPUT
CLK CLK CLK CLK
SERIAL SERIAL
INPUT (10) R Q R Q R Q R Q
C C C C QH(7)
SHIFT
LOAD (1)
CLOCK
INPUT (2) GND = Kaki (8)
Vcc = Kaki (16)
CLOCK
INHIBIT (15)
(a)
PARALEL
INPUT DATA
CLK SERIAL OUTPUT
VCC INHIBIT D C B A INPUT QH
16 15 14 13 12 11 10 9
SN74165A
1 2 3 4 5 6 7 8
SHIFT/ CLK E F G H OUTPUT GND

LOAD QH
PARALEL
INPUT DATA
(b)
INPUT INTERNAL OUTPUT
224
SHIFT CLOCK CLOCK SERIAL PARALEL OUTPUT (QH)

LOAD INHIBIT A ……. H QA QB
L X X X a….……. h a…... ……b h
H L L X X QAo QBo QHo
H L ! H X H QAn QGn
H L ! L X L QAn QGn
H H ! X X QAo QBo QHo
(c)
Gambar : 6.37. 8-bit PISO Tipe SN74165
Contoh Gambar : 6.38 memperlihatkan operasi transfer data yang menggunakan 2-

buah 8-bit register dari IC-74164 dan IC-74165. Prinsip kerja dari susunan tersebut
menggunakan serial input-data (misal dari sebuah teletype atau modem) yang dimasukan
secara deret kedalam tingkat-tingkat register (1), dan apabila memasukan data serial
kedalam register (1), sistem clock untuk register (2) dapat diblok (ditahan) sementara,
setelah pengisian penuh kedalam register (1) secara serentak akan ditransfer kedalam
register (2). Dan data dari register (2) secara deret dikeluarkan satu per satu sampai terjadi
kembali pengisian data dari register (1).
SERIAL SN74164
IN DATA REG-1 (8-BIT)
QA QB QH
CLK
SERIAL
CLK A B H OUTPUT
INHIBIT DATA
SN74165
REG-2 (8-BIT)
SHIFT/
LOAD
CONTROL
Gambar : 6.38. Seri/Paralel Transfer Data dengan IC74164 dan IC74165
225
4. Universal Register (Serbaguna)

Gambar : 6.39 menunjukkan diagram blok dari sebuah register serbaguna SN74198,
merupakan jenis 8-bit register dengan input-input parallel, output parallel, input serial
dan operasi geser kiri dan kanan. Data input parallel dapat ditransfer secara serentak
kedalam tingkat-tingkat output QA sampai QH. Sebaliknya untuk menggeser data kearah
kanan atau kiri dapat dilakukan dengan komando pulsa clock, QA sebagai output geser
kirindan QH sebagai output geser kanan. Pemilihan mode operasi ini seluruhnya dikontrol
oleh input-input kontrol S0 dan S1, dengan mode kerja ditunjukkan dalam table Gambar :
6.39b.
INPUT DATA
PARALEL
A B C H
INPUT SERIAL
GESER KANAN
A B H
INPUT SERIAL
SN74198 GESER-KIRI
S0 (8-BIT) REG SERBAGUNA
MODE
CONTROL
S1
OUTPUT SERIAL QA QB QC QH OUTPUT SERIAL

GESER-KIRI GESER-KANAN
OUTPUT DATA
PARALEL
(a)
S0 S1 OPERASI
L L Clock inhibit (tak berpengaruh)
L H Geser-kiri (positip edge trigger)
H L Geser-kanan (positip edge trigger)
H H Paralel load
(b)
Gambar : 6. 39 a. Register Serbaguna 8-Bit SN74198
b. Mode Operasi (kontrol)
226
PERTANYAAN DAN SOAL :

6.1 Gambarkan suatu diagram blok dari 5-tingkat count-down-register yang
menggunakan tipe J/K-FF ?
6.2 Gambarkan diagram logika dari sebuah feedback Mod-18 counter ?
6.3 Rencanakan suatu Mod-14 counter yang menggunakan DC-reset !
6.4 Rencanakan suatu Mod-5 counter yang memakai reest langsung dari input J/K ?
6.5 Gambarkan diagram logika dari sebuah 4-tingkat shift-left register dari J/K-FF?
6.6 Gambarkan diagram logika dari sebuah 4-tingkat register dengan transfer masukan
data dan keluaran shift-right menggunakan J/K-FF?
6.7 Gambarkan diagram ligika dari sebuah 3-tingkat shift-right-register untuk data
masukan dan transfer untuk data keluaran yang menggunakan J/K-FF !
6.8 Rencanakan sebuah pencacah Mod-14 ?
6.9 Rencanakan sebuah pencacah Mod-7 ?
6.10 Rencanakan sebuah pencacah turun system Mod-10 counter ?
6.11 Rencnakan sebuah pencacah yang menghitung bilangan-bilangan berikut :
1  3  5  7  9  11  13  15  1.
6.12 Rencanakan sebuah pencacah _ystem_l yang menghitung bilangan-bilangan berikut
: 0  2  4  6  8  10  12  14  0 ?
6.13 Sebutkan perbedaan prinsip dari pencacah serial dengan pencacah paralel?
6.14 Sebutkan kekurangan dan kelebihan dari masing-masing sistem No.1.13 ?
6.15 Jelaskan apa yang dimaksudkan dengan input-input asinkron dan sinkron dari FF?
6.16 Apa yang dimaksud dengan angka Mod dari sebuah pencacah ?
6.17 Rangkaian pencacah Gambar : 6-4 (Mod-10) apabila semua FF digantikan dengan
triggered FF aktif tinggi, maka gambarkan bentuk gelombangnya ?
6.18 Jelaskan, apa sebab pencacah asinkron apabila digunakan frekwensi clock terlalu
tinggi semakin tidak mampu ?
6.19 Apabila diketahui bentuk persamaan X = m (0,1 3, 5, 7, 9), maka sederhanakan
bentuk persamaan tersebut menggunakan K-map ?
6.20 Seperti No. 6.19 untuk X = m (0, 2, 4, 6, 8, 10, 12, 14) ?
6.21 Seperti No. 6.19 untuk X = m (1, 3, 5, 7, 9, 11, 13, 15) ?
6.22 Jelaskan prinsip kerja dari Latch 7475 dan fungsinya pada pemakaian display ?
227
6.23 Jelaskan perbedaan pemakain LED 7-segmen jenis anoda bersama dengan katoda
bersama ?
6.24 Gambar : 6.40 berikut menunjukkan bagaimana sebuah presettable (dapat dipreset)
down-counter yang dapat digunakan dalam sebuah rangkaian programmable (dapat
deprogram) timer. Frekwensi jam input adalah stabil 1 Hz yang berasal dari frekwensi
jala-jala PLN 60 Hz setelah dibagi dengan ÷60. Switch-switch SW1 – SW4 digunakan
untuk mempreset counter pada hitungan awal yang dikehendaki apabila sebuah pulsa
“PRESET LOAD” sesaat diberikan. Bekerjanya timer diawali dengan menekan tombol
“START”. FF-Z digunakan untuk menghilangkan efek pemantulan (bouncing) pada start
switch. OS digunakan untuk memberikan pulsa yang sangat sempit kepada input
“PRESET LOAD”. Output dari FF-X merupakan bentuk gelombang yang berada pada
kondisi “TINGGI” sesaat setelah switch tersebut dipreset.
Pertanyaan :
(a) Misalkanlah bahwa semua FF dan counter berada pada kondisi awal = “0” dan
analisislah kemudian jelaskan bekerjanya rangkaian tersebut, dengan menunjukkan
bentuk gelombang apabila diperlukan, untuk kasus dimana SW1 - SW2 = “0” dan
Sw3 – SW4 = “1” beserta penjelasan fungsi dari FF-X ?
(b) Mengapa output timer tidak dapat diambil dari output OR-Gate ?
(c) Mengapa START switch tidak dapat digunakan untuk mer-triogger OS secara
langsung ?
(d) Apakah yang akan terjadi apabila START switch ditekan kebawah terlalu lama ?
Tambahkanlah komponen logika yang diperlukan untuk menjamin agar pada saat
lama menekan ke bawah START switch tidak akan mempengaruhi bekerjanya timer
?
228
+Vcc
SW1 SW2 SW3 SW4

AKTIF HIGH
CLOCK
PRESET PD PC PB PA
LOAD 1 Hz
PRESETTABLE
CLK
DOWN-COUNTER
AKTIF
LOW
MSB LSB
A
+Vcc DC
J CLR X
B OUTPUT
C CLK TIMER
D
K X
Y Z J
OS T CLK
DC +Vcc
Y Z SET K
3K3
Tp = 100 nsec START
+Vcc SWT
Gambar : 6.40 Diagram Rangkaian Timer
6.25 Frekwensi counter Gambar: 6.41 mempunyai kelemahan pada display yang selalu
berkedip. Hal ini dapat diperbaiki dengan menggunakan Flip-flop type-D, yang
berfungsi untuk menyimpan data (isi) counter pada akhir dari perhitungan internalnya
(t3 – t4 Gambar ; 6.18) dan menahannya (latching) sampai akhir perhitungan internal
berikutnya (t7 –t8). Gambar berikut menunjukkan rangkaian frekwensi counter yang
telah dimodifikasi yakni dengan menambahkan D-FF antara BCD counter dengan
decoder / display. Setiap output FF counter diberikan ke input D-FF. Output-output
D-FF mengendalikan decoder/display. Analisislah rangkain ini dan tentukanlah
perbedaan operasinya dengan Gambar : 6.18, khusus yang berkenaan dengan
penunjukkan displaynya ?
229
FREK YANG DIUKUR
BCD CLOCK BCD CLOCK

COUNTER COUNTER
(PULUHAN 101) (SATUAN 100) PULSA SAMPLING
D C B A D C B A
CLR
CLR
DD DC DB DA
SUSUNAN YG SAMA
7475
SEPERTI DIGIT
LATCH D-FF
SATUAN Q X J
QD QC QB QA
OS T Clk
X K
D C B A
DECODER
Tp = 100 usec
DISPLAY +Vcc
0-9
Gambar : 6.41 Diagram Rangkaian Frekwensi Counter
6.26 Self stopping counter Gambar 6.42a menghitung hingga 9 (1001) kemudian berhenti
(stop). Rangkaian tersebut dapat dimodifikasi sehingga dapat diprogram untuk
berhenti pada setiap hitungan yang dikehendaki dari “0” sampai “15”, seperti yang
ditetapkan oleh posisi ke-4 toggle switch (Gambar : 6.42b). Gambar tersebut
menunjukkan susunan dari switch-switch yang dimaksud. Output NAND dihubungkan
ke J dan K input dari FF-A seperti Gambar 7.42a.
Pertanyaan :
Rencanakan modifikasi rangkaian tersebut agar dapat deprogram berhenti pada
hitungan yang dikehendaki, yakni : dari “0” hingga “15”.
a). Pada hitungan berapa counter akan berhenti apabila semua switch pada posisi naik
(+Vcc) kecuali SW-3 ?
b). Ulangi untuk switch SW-1 dan SW-3 pada posisi naik (+Vcc) dan SW-2 – SW-4
turun ?
c). Ulangi untuk semua switch = turun
d). Ulangi untuk semua switch = naik (=+Vcc)
230
QD QC QB QA
QD J QC J QB J QA J Pulsa
Clock
Clk Clk Clk Clk
D K C K B K A K
+Vcc +Vcc +Vcc
(a)
+Vcc
SW1
QA
SW2 Ke Input J dan K
QB dari FF-A
OUTPUT-
OUTPUT FF SW3
QC
SW4
QD
(b)
Gambar ; 6.42 Self stopping Counter
6.27 Rencanakan sebuah MOD counter variable yang dapat deprogram untuk setiap angka
MOD hingga MOD-15 dengan mengatur kedudukan ke-4 toggle switch seperti pada
persoalaan no. 1.26 (Gambar : 7.42b).
6.28 Rencanakan suatu rangkaian pencacah sebagai pembangkit pulsa digital (direct-
logic) berikut ini ?
6.29 Rencanakan suatu rangkaian pencacah sebagai pembangkit pulsa digital (indirect-
logic) berikut ini ?
231
6.30. Seperti pada persoalan No.6-24 , untuk pulsa-pulsa berikut ini ?
(a)
t
(b)
t
6.31 Apabila diketahui rangkaian pencacah Gambar :6.43 berikut dibawah ini, adalah :
a. Jenis pencacah apa rangkaian tersebut ?
b. Gambarkan bentuk-bentuk gelombang QA, QB dan QC ?
c. Berapa frekwensi keluaran pada QC ?
QC QB QA
Pulsa Clock
QC J QB J QA J frek = 120 KHz
Clk Clk Clk
C K B K A K
+Vcc +Vcc +Vcc
Gambar : 6.43 Rangkaian Pencacah 3-bit
______
232

Bab 6

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Bab 6

Diunggah oleh

Hak Cipta:

Format Tersedia

MODUL AJAR DIGITAL PSTE SMT-1 D4

6.1 TEKNIK PENCACAH (COUNTER).

6.1.1 Pencacah Asinkron (Serial /Ripple-Counter).

CLK CLK CLK

+Vcc +Vcc +Vcc

Gambar : 6.1 Diagram Waktu dari Pencacah Naik

CLK CLK CLK

+Vcc +Vcc +Vcc

Gambar : 6.2 Diagram Waktu dari Pencacah Turun

3. Keadaan hitungannya ditunjukan oleh bentuk gelombang biner pada keluaran

4. Hitungan yang ditampilkan dari keluaran FF menunjukan sebagai hitungan mundur

CLK CLK CLK

+Vcc +Vcc +Vcc

CLK CLK CLK

+Vcc +Vcc +Vcc

Gambar : 6.3 Pencacah Asinkron Menggunakan FF Aktif Tinggi.

6.1.1.1 Angka Mod Pencacah Asinkron (Mod-Number).

Pencacah asinkron Gambar : 6.1a, seluruhnya mempunyai 8-hitungan yang berbeda

Angka Mod = 2N ……………………… (6.1)

Contoh kasus : 6.1.

6.1.1.2 Pembagi Frekwensi Pencacah Asinkron

Contoh kasus : 6.2

Gambar : 6.4 Diagram Rangkaian Jam Digital.

6.1.1.3 Self Stopping Counter (pencacah asinkron).

CLK CLK CLK CLK

+Vcc +Vcc +Vcc +Vcc

CLK CLK CLK CLK

+Vcc +Vcc +Vcc

Gambar : 6.5 Pencacah Asinkron 4-Bit.

1. Mula-mula semua keluaran pencacah berada pada kondisi 0000.Karena keluaran QA

CLK CLK CLK CLK

+Vcc +Vcc +Vcc +Vcc

Table : 6.1 Tabel Kebenaran Pencacah Mod-10 Counter

Contoh kasus : 6.3

CLK CLK CLK CLK

+Vcc +Vcc +Vcc +Vcc

Gambar : 6.7 4-Bit Pencacah Biner (Binary Counter)

Contoh kasus : 6.4

CLK CLK CLK

+Vcc +Vcc +Vcc +Vcc

Gambar : 6.8 Pencacah Mod-6 Counter Asinkron.

Table : 6.2 Urut-urutan Hitungan

6.1.1.4 Dekade Counter (pencacah Mod-10).

Contoh kasus : 6.5

+Vcc +Vcc +Vcc +Vcc +Vcc +Vcc

Frek Frek Frek

Gambar : 6.9 Dua Cara Dalam Memperoleh Mod-60 counter.

6.1.1.5 Penundaan perambatan (pencacah asinkron).

Pencacah asinkron merupakan jenis pencacah yang paling sederhana karena ia

Gambar : 6.10 Perbandingan Bentuk Gelombang 3-bit Pencacah Asinkron dari

Analisis Gambar : 6.10a

Analisis Gambar : 6.10b

Dan frekwensi maksimum yang boleh digunakan ditulis sebagai :

6.1.2 PENCACAH SINKRON (PARALEL COUNTER)

CLK CLK CLK CLK

M/S M/S M/S M/S

Gambar : 6.11 Pencacah Sinkron Mod-16 counter.

Analisis Gambar : 6.11

Contoh kasus : 6.6

6.1.2.1 Sembarang Angka Mod.

Table : 6.3 Tabel kebenaran J/K-FF

Dan sebaliknya apabila semua keluaran dari FF untuk perubahan-perubahan

Table : 6.4 Tabel Transisi Logika J/K-FF