Diterjemahkan dari bahasa Italia ke bahasa Indonesia - www.onlinedoctranslator.

com

Lihat diskusi, statistik, dan profil penulis untuk publikasi ini di:https://www.researchgate.net/publication/228569717

Konverter digital ke analog: Tinjauan metrologi

ArtikelJanuari 2004

KUTIPAN BACA
16 6.185

3 penulis:

Eulalia Balestrieri P. Daponte

Universitas Sannio Universitas Sannio
78PUBLIKASI774KUTIPAN 277PUBLIKASI4.298KUTIPAN

LIHAT PROFIL LIHAT PROFIL

Sergio Rapuano
Universitas Sannio
234PUBLIKASI2.476KUTIPAN

LIHAT PROFIL

Beberapa penulis publikasi ini juga mengerjakan proyek terkait ini:

Metrologi ADC dan Instrumen DigitalLihat proyek

Sistem Pengukuran Fase (PMS)Lihat proyek

Semua konten yang mengikuti halaman ini diunggah olehEulalia Balestrieripada tanggal 15 Desember 2014.

Pengguna telah meminta peningkatan file yang diunduh.

 Konverter Digital ke Analog: Tinjauan Metrologis

E. Balestrieri, P. Daponte, S. Rapuano

Departemen Teknik, Universitas Sannio, Corso Garibaldi 107, 82100, Benevento, Italia
Telp.: +39 0824305817; Fax: +39 0824305840 Email:
{balestrieri, daponte, rapuano lingue@unisannio.it
http://lesim1.ing.unisannio.it

Abstrak -Dalam beberapa tahun terakhir peningkatan teknologi Digital-to-Analog Converters

(DACs) telah memperluas penggunaan teknik digital dalam banyak aplikasi. Akibatnya, ada
peningkatan perhatian pada topik DAC, dari para peneliti dan produsen. Makalah ini bertujuan
untuk memberikan gambaran metrologi dan tren utama penelitian di bidang DAC.

I. Pendahuluan

Daya komputasi digital telah meningkat secara eksponensial dengan biaya tambahan yang semakin kecil.
Dengan kelimpahan yang kuat ini, banyak aplikasi yang sebelumnya dilakukan dengan sirkuit analog telah
menemukan masa pakai baru di ranah digital ini. Area aplikasi panas termasuk pemutar CD, telekomunikasi,
kartu suara komputer, instrumentasi digital, adaptor grafis komputer [1]. Namun, dunia nyata masih dan akan
selalu menjadi tempat analog. Untuk membawa pemrosesan digital dan manfaatnya pada aplikasi dunia
nyata, sinyal analog harus diterjemahkan ke dalam format yang dapat digunakan oleh komputer digital. Ini
adalah fungsi dari Analog-to-Digital Converter (ADC). Setelah diproses oleh komputer digital atau Digital Signal
Processor (DSP), aliran informasi digital yang dihasilkan harus dikembalikan ke bentuk analognya oleh Digital-
to-Analog Converter (DAC). Analog sekali lagi, informasi dapat “dikonsumsi” oleh indera manusia, paling sering
penglihatan atau pendengaran.
Akibatnya, jelas bahwa ADC dan DAC adalah hambatan dari dunia analog ke dunia digital, dan
sebaliknya, masing-masing. Oleh karena itu, perhatian khusus harus diberikan pada komponen-
komponen ini baik dari sudut pandang desain maupun dari sudut pandang karakterisasi
metrologi. Makalah, konferensi, standar terutama berorientasi pada analisis ADC, kurang diselidiki
tampaknya karakterisasi metrologi DAC.
Komponen-komponen ini sangat penting dalam aplikasi yang muncul seperti telekomunikasi, di mana DAC
menempatkan informasi pada saluran dan pita frekuensi yang lebar dan resolusi tinggi diperlukan untuk
memenuhi persyaratan pada kecepatan tinggi dan akurasi tinggi. Untuk alasan ini, DAC menerima perhatian
yang meningkat, sebagaimana dibuktikan oleh meningkatnya jumlah kontribusi ilmiah di bidang ini. Selain itu,
Komite Teknis Pengukuran dan Analisis Bentuk Gelombang (TC-10) dari IEEE Instrumentation and
Measurement Society sedang mengerjakan proyek baru untuk menghasilkan standar DAC [2]. Makalah ini
bertujuan untuk memberikan gambaran metrologi topik DAC dengan mengacu pada: i) arsitektur DAC dan
tren teknologi, ii) pemodelan DAC, iii) pengujian DAC, dan iv) standarisasi DAC.

II. Arsitektur DAC dan tren teknologi

Bagian ini berfokus pada perkembangan baru dan tren terkemuka DAC berkinerja tinggi. Mengenai DAC
kecepatan tinggi arsitektur kemudi arus adalah yang paling banyak dibahas sedangkan untuk DAC
akurasi tinggi arsitektur DAC oversampling biasanya lebih disukai.
Untuk sebagian besar sirkuit komunikasi, DAC berkecepatan tinggi yang paling umum digunakan adalah
arsitektur kemudi arus. Biasanya, DAC pengarah arus N-bit dirancang menggunakan arsitektur tersegmentasi
di mana bit input dibagi menjadi dua kelompok dengan B bit yang kurang signifikan mengalihkan sumber arus
kode biner dan (NB) bit paling signifikan beralih termometer sumber arus unary kode. Urutan switching yang
bergantung pada tata letak yang meminimalkan kesalahan sistematis disajikan dalam [3]. Menggunakan hasil
dalam [4] sebagai dasar, pendekatan berorientasi biaya baru untuk mengoptimalkan area desain
dikembangkan. Desain optimal dapat diperoleh dengan mengurangi area transistor sumber arus. DAC yang
dirancang memiliki ukuran kecil dibandingkan dengan subsistem setara yang dilaporkan dalam literatur.
 Sebuah konverter arus D / A 12-bit
320-MSample / s pada 0.18- m CMOS
disajikan dalam [5]. Untuk mencapai
linearitas tinggi dan Rentang
Dinamis Bebas Palsu (SFDR), tingkat
segmentasi yang besar telah
digunakan, dengan tujuh bit paling
signifikan (MSB) diimplementasikan
sebagai sumber arus berbobot
sama. Pendekatan "desain-untuk-
tata letak" memungkinkan ini
dilakukan di area hanya 0,44 mm2.
Peningkatan kebisingan switching
yang terkait dengan segmentasi
Gambar 1. Arsitektur DAC yang diusulkan pada [7]. tingkat tinggi telah dikurangi dengan

arsitektur kait baru.

Analisis stabilitas loop -∆ orde tinggi adalah sebuah tantangan. Dalam [6] umpan balik kesalahan orde tinggi yang
stabil -∆ DAC dirancang berdasarkan kriteria stabilitas yang memadai. Kriteria analitis ini mengklaim bahwa modulator
umpan balik kesalahan dengan Lth-order FIR fungsi transfer noise dan L + 1 bit stabil. DAC umpan balik kesalahan
tersebut kuat dan mencapai kinerja yang lebih baik daripada arsitektur umpan balik keluaran. Karena pembentukan
noise yang agresif dan pemotongan multibit, simulasi menunjukkan bahwa DAC ini dapat mencapai resolusi tinggi
bahkan untuk rasio oversampling yang rendah.
DAC bandpass oversampling telah dirancang pada [7] untuk menghilangkan kebocoran pembawa dan
degradasi SNR in-band yang menyertai ketidakcocokan saluran I dan Q pada pemancar nirkabel. Konverter
menggabungkan modulator -∆ pembentuk noise bertingkat dengan FIR digital dan filter semi-digital sinyal
campuran yang meredam noise kuantisasi out-of-band (Gbr. 1). Performa konverter dengan adanya
ketidakcocokan sumber arus telah ditingkatkan melalui penggunaan rata-rata pembobotan data bandpass.

Implementasi fotonik DAC diusulkan dalam [8] menggunakan modulator polimer elektrooptik. Ada
banyak keuntungan menggunakan teknologi fotonik untuk mengimplementasikan konversi D/A, seperti
clocking dan sampling berkecepatan tinggi, bandwidth lebar, komponen ringan, dan interferensi
berkurang. Implementasi 2-bit pada frekuensi rendah ditunjukkan secara eksperimental pada tingkat
konversi 80 MS / s yang dibatasi oleh bandwidth fotodetektor dan elektronik terkaitnya.
Saat ini, resolusi 24-bit yang disertai dengan kinerja luar biasa dari satu paket miniatur berbiaya rendah adalah standar. Teknologi CMOS berkuasa di area di mana kepadatan

harus menyertai daya rendah dan tegangan suplai rendah. BiCMOS diutamakan di mana kecepatan dan resolusi harus dikombinasikan dengan kinerja ac dan dc yang unggul.

Kemajuan dalam teknologi proses memungkinkan desainer mengemas beberapa DAC resolusi tinggi berkinerja tinggi dalam satu cetakan. Selain itu, lebih banyak fungsi dan

fitur diintegrasikan tanpa mengurangi kinerja, sambil menjaga anggaran daya tetap terkendali dan biaya menarik. Didorong oleh beberapa aplikasi yang muncul, integrasi

sedang meningkat. Baik sirkuit analog presisi maupun digital cepat dapat ditempatkan berdampingan pada satu solusi System on Chip (SoC) dengan menggunakan biaya

terendah, proses CMOS standar kepadatan tertinggi yang tersedia dari pengecoran mana pun. Arsitektur -Σ terus mendominasi DAC resolusi tinggi yang berjalan pada

kecepatan lambat hingga sedang. Saat mereka mengeksploitasi teknologi CMOS canggih, konverter ini memungkinkan lebih banyak fungsionalitas on-chip. Mereka juga

memungkinkan beberapa unit seperti itu untuk diintegrasikan pada cetakan yang sama untuk aplikasi beberapa saluran. Solusi hybrid akan terus memanfaatkan chip DAC

tercepat dan terhebat di pasar, menggabungkannya dengan fungsi dan periferal yang diperlukan untuk aplikasi tertentu. Dengan cara itu, mereka akan memberikan solusi

kinerja tinggi yang lengkap dari satu modul [9]. konverter ini memungkinkan lebih banyak fungsionalitas on-chip. Mereka juga memungkinkan beberapa unit seperti itu untuk

diintegrasikan pada cetakan yang sama untuk aplikasi beberapa saluran. Solusi hybrid akan terus memanfaatkan chip DAC tercepat dan terhebat di pasar, menggabungkannya

dengan fungsi dan periferal yang diperlukan untuk aplikasi tertentu. Dengan cara itu, mereka akan memberikan solusi kinerja tinggi yang lengkap dari satu modul [9]. konverter

ini memungkinkan lebih banyak fungsionalitas on-chip. Mereka juga memungkinkan beberapa unit seperti itu untuk diintegrasikan pada cetakan yang sama untuk aplikasi

beberapa saluran. Solusi hybrid akan terus memanfaatkan chip DAC tercepat dan terhebat di pasar, menggabungkannya dengan fungsi dan periferal yang diperlukan untuk

aplikasi tertentu. Dengan cara itu, mereka akan memberikan solusi kinerja tinggi yang lengkap dari satu modul [9].

AKU AKU AKU. Pemodelan DAC

Difusi cepat dari standar kinerja tinggi yang muncul untuk tujuan komunikasi, pengukuran, dan hiburan
membutuhkan DAC dengan kecepatan dan akurasi yang lebih tinggi sehingga desain dan pengujiannya menjadi lebih
menantang [10]. Untuk alasan ini, penelitian pemodelan DAC hampir selalu berorientasi untuk membantu desainer
mendapatkan konverter yang memiliki kinerja terbaik dalam hal kecepatan dan akurasi.
Dua teknik pemodelan DAC berdasarkan prinsip teori wavelet dijelaskan dalam [11]. Pemodelan makro yang
menggunakan komponen pasif dan penjumlah dan persamaan matematis untuk menggambarkan fungsi
basis wavelet diusulkan. Untuk memodelkan perilaku DAC menggunakan teori wavelet, fungsi basis harus
diidentifikasi terlebih dahulu. Untuk melakukan ini, sinyal keluaran DAC dianalisis dalam waktu dan dalam
domain frekuensi. Diagram blok dasar yang diusulkan untuk pemodelan DAC terdiri dari: i)
generator kesalahan, ii) generator gelombang sinus teredam, iii) generator fungsi eksponensial,
dan iv) penambah. Mengenai DAC kemudi saat ini, beberapa makalah telah mengusulkan
berbagai model Integral NonLinearity (INL) sebagai fungsi varians dari ketidakcocokan sumber
saat ini. Namun, sebagian besar metode ini tidak menggambarkan secara akurat perilaku statistik
INL dan Diferensial NonLinearity (DNL) juga tidak memperhitungkan efek segmentasi pada INL
dan DNL. Dalam [12] telah ditunjukkan bahwa segmentasi sumber arus mempengaruhi perilaku
statistik INL dan DNL. Lebih-lebih lagi, model regresi untuk DNL dan INL disajikan untuk
mengevaluasi persyaratan pencocokan sumber arus DAC kemudi saat ini sebagai fungsi rasio
segmentasi. Juga telah ditunjukkan bahwa dengan lebih dari dua bit tersegmentasi, INL adalah
faktor pembatas.
Untuk DAC kemudi arus, perbedaan penundaan antara sumber arus adalah salah satu kesalahan nonlinier
yang paling penting. Dalam [13] model matematika yang menjelaskan dampak perbedaan penundaan pada
Spurious Free Dynamic Range (SFDR) dari DAC termometrik diusulkan. Analisis teoritis ini menunjukkan bahwa
perbedaan penundaan antara sumber arus membatasi DAC SFDR bahkan ketika frekuensi sinyal sangat
rendah. Berdasarkan hasil ini disarankan kepada desainer untuk mengurangi perbedaan delay atau mencari
distribusi delay yang dioptimalkan untuk meningkatkan kinerja DAC.
Di masa lalu, teknik pencocokan elemen dinamis disajikan untuk mengatasi ketidakcocokan statis DAC kemudi
saat ini. Namun, sedikit perhatian diarahkan pada masalah kesalahan dinamis. Dalam [14] beberapa
implementasi untuk mengatasi kesalahan dinamis sambil menghindari penurunan kinerja karena sumber
kesalahan statis disajikan. Kesalahan dinamis dalam DAC kemudi saat ini dianalisis melalui model kesalahan
dinamis untuk menunjukkan bahwa mereka berkontribusi pada nonlinier dengan cara yang berbeda sebagai
kesalahan ketidakcocokan statis. Makalah [15] ditujukan untuk memudahkan otomatisasi desain sirkuit DAC
kemudi arus masa depan. Dua topologi sel sumber arus, yaitu sel sederhana dan sel cascoded (Gbr. 2),
dipertimbangkan dalam [15] untuk mendapatkan hubungan parameter desain transistor dengan model statis
dan dinamis. Di satu sisi, analisis statistik yang tidak cocok adalah
diterapkan ke semua transistor dari rangkaian sumber arus. Hal ini
memungkinkan definisi ekspresi desain yang menghubungkan
parameter rangkaian dengan spesifikasi DAC tanpa memerlukan margin
desain yang sewenang-wenang atau simulasi Monte Carlo. Di sisi lain,
analisis yang lebih baik dari karakteristik switching sumber arus
memberikan pemodelan yang lebih realistis tentang hubungan antara
ukuran transistor dan waktu penyelesaian arus keluaran. Dengan
memasukkan dua model yang ditingkatkan ini ke dalam prosedur desain
yang biasa, ukuran sirkuit untuk waktu penyelesaian optimal dan
perilaku statis yang tepat dapat diperoleh secara analitis, yang
mengarah ke area sumber arus yang lebih kecil, dan, karenanya,
pengurangan area DAC secara keseluruhan.
Pengaruh nonlinier pada resolusi DAC dipelajari di [16].
Dua model, pendekatan eksponensial dan sinusoidal,
diusulkan untuk memperkirakan penurunan SIgnal to
Noise And Distortion ratio (SINAD). Model-model ini
digunakan untuk mempelajari hilangnya kinerja DAC
multi-bit ketika digunakan dalam arsitektur synthesizer
frekuensi. Dari hasil yang diperoleh pada [16], maka
kesalahan amplitudo tidak boleh diabaikan untuk DAC
yang memiliki resolusi kurang dari 8-bit karena sangat
menurunkan akurasi output synthesizer. Namun,
menggunakan setidaknya 8 bit menyiratkan area die
yang lebih besar dan kompleksitas sirkuit yang lebih
tinggi, karena penggunaan teknik kompensasi mungkin
diperlukan.

Arsitektur tersegmentasi sering digunakan dalam DAC. Struktur DAC

berdasarkan dekomposisi rekursif dari DAC biner N-bit dalam dua
(N-1)-bit DAC dan satu DAC 1-bit diusulkan dalam [17]. Model DAC Gambar 2. Sel sumber saat ini
yang mencakup kesalahan pencocokan telah disimulasikan untuk topologi: (a) dasar;
mengembangkan segmentasi yang optimal. (b) dikodekan [15].
 IV. Pengujian DAC

Karena pertumbuhan eksponensial dalam kompleksitas internal DAC, ada peningkatan besar dalam waktu
pengujian dan biaya peralatan [18]. Untuk mengurangi total waktu yang diperlukan untuk melakukan
pengujian statis dari N-bit DAC yang diberikan, parameter seperti kesalahan offset, kesalahan gain, INL dan
DNL harus diperkirakan dengan mengukur output analog yang hanya sesuai dengan subset yang sesuai dari
semua mungkin 2Tidak.kode masukan. Pendekatan ini semakin nyaman karena resolusi nominal konverter
tumbuh dan menjadi sangat berharga ketika volume produksi yang tinggi dipertimbangkan. Namun,
pengurangan jumlah vektor uji masukan memerlukan definisi model matematika yang tepat yang mampu
menggambarkan pengaruh setiap bagian dasar dari arsitektur DAC yang diberikan pada tegangan keluaran
aktualnya [19,20,21]. Setelah data ini diketahui, efisiensi pengujian statis dapat ditingkatkan dengan memilih
hanya kode input yang memungkinkan estimasi kesalahan paling signifikan dari DAC. Metode menarik telah
diusulkan untuk meminimalkan jumlah kode input pada pengujian kedua keluarga perangkat tertentu [22] dan
skema DAC dasar [23,24]. Pendekatan yang lebih umum diusulkan dan dibenarkan dalam [10]. Pendekatan ini
didasarkan pada model tingkat tinggi yang memanfaatkan fitur struktural dasar yang umum untuk sebagian
besar DAC berkinerja tinggi (Gbr. 3), sehingga memungkinkan pengurangan besar dalam jumlah total vektor
uji input. Peningkatan efisiensi yang dihasilkan dari prosedur ini tidak hanya mengurangi waktu pengujian
secara keseluruhan, tetapi juga mempromosikan desain arsitektur Built-In Self-Test (BIST) yang murah dan
skema kalibrasi mandiri digital.
BIST adalah bagian dari desain SoC yang kompleks. DAC adalah salah satu blok sinyal campuran yang paling umum
digunakan dalam SoC. Ini membutuhkan tes statis dan dinamis [25]. Skema BIST untuk menguji parameter statis,
termasuk kesalahan gain dan offset, DNL dan INL, mengikuti tiga pendekatan. Pada pendekatan pertama, disarankan
dalam [26], pengujian dilakukan untuk memeriksa apakah ada kesalahan yang melebihi batas ± 0,5 LSB. Skema ini
menggunakan beberapa referensi tegangan dan penguat gain presisi. Dalam upaya untuk mengurangi jumlah
tegangan referensi yang diperlukan, dalam [27] penguat gain variabel diperkenalkan untuk memperkuat kode yang
berbeda ke tingkat yang sama dan kemudian membandingkannya dengan referensi tunggal. Pendekatan kedua
adalah dengan menggunakan DAC dalam loop umpan balik. Dalam skema yang diusulkan di [28], input ke DAC di jalur
umpan balik dari modulator -∆ dialihkan antara dua kode dengan tanda yang berlawanan. Kesalahan statis
disimpulkan dari nilai rata-rata keluaran, diukur dengan menggunakan pencacah atas/bawah. Dalam [29] skema
diusulkan dimana output dari DAC yang digunakan dalam pendekatan berturut-turut ADC adalah untuk menjadi
sampel pertama. Ini diubah kembali menjadi kode digital dengan mengkonfigurasi ulang sistem sebagai ADC.
Perbedaan antara kedua kode adalah ukuran kesalahan statis di DAC. Dalam pendekatan ketiga, jam frekuensi tinggi
digunakan dan parameter statis diukur dalam hal jumlah siklus jam. Dalam skema yang diusulkan di [30], waktu yang
dibutuhkan oleh jalan linier untuk melintasi dua tingkat berturut-turut dianggap sebagai ukuran langkah yang sesuai.
Dalam [31] tegangan keluaran DAC untuk mengontrol VCO dan mendapatkan kesalahan dalam hal pergeseran
frekuensi digunakan. Referensi tegangan atau arus on-chip yang akurat sulit didapat. Referensi waktu yang relatif
lebih akurat dapat diperoleh dari osilator kristal eksternal. Ini adalah solusi yang diadopsi dalam [31]. Namun, mereka
membutuhkan VCO dengan
linearitas lebih baik daripada DAC
di seluruh rentang output. Ini sulit
untuk dicapai.
Dalam [32], modifikasi skema, yang
mengurangi persyaratan linearitas
VCO diusulkan. Pengujian didasarkan
pada perkiraan langkah tegangan yang
sesuai dengan kode yang berdekatan.
Ini dilakukan dengan menggunakan
sampel kompensasi offset on-chip dan
modul pengurangan dan VCO. Sebuah
counter updown digunakan untuk
mengukur frekuensi dan jam referensi
digunakan untuk menghasilkan
jendela penghitungan. Output DAC
diferensial terhubung ke modul
sampel dan dikurangi melalui sakelar.
Perhitungan DNL dibuat dari perkiraan
ukuran langkah. Kemudian,
Gambar 3. Diagram blok umum yang menunjukkan struktur perhitungan INL dibuat dari DNL.
dari DAC akurasi tinggi berdasarkan kombinasi bagian
tertimbang biner dan termometer-encoded [10].
 V. Standarisasi DAC

Karena banyaknya fitur dan cakupan penggunaan aplikasi yang luas, sangat sulit untuk menentukan cara unik di mana DAC dapat ditentukan dan diuji. Untuk alasan ini tumbuh kebutuhan untuk standarisasi DAC. Saat ini

standar DAC utama yang ada adalah: (i) IEEE Std. 749 yang membahas pengujian konverter Analog-to-Digital dan Digital-to-Analog, yang digunakan untuk pemrosesan sinyal video televisi PCM [33], (ii) JEDEC Standard 99,

addendum nomor 1, yang berhubungan dengan istilah dan definisi yang digunakan untuk menggambarkan konverter Analog-ke-Digital dan Digital-to-Analog dan tidak termasuk metode pengujian [34], dan (iii) Informasi

Teknis EBU I15-1998 [35] yang melaporkan parameter kinerja ADC dan DAC untuk pengujian sesuai dengan Rekomendasi ITU-R BT.601 dan BT.656. Namun, tidak ada standar yang berfokus secara khusus pada istilah,

definisi, dan metode pengujian untuk DAC untuk berbagai aplikasi seperti yang telah dilakukan untuk ADC (IEEE Std. 1241 [36]). Untuk mengisi kekurangan ini, Komite Teknis Pengukuran dan Analisis Bentuk Gelombang

(TC-10) dari IEEE Instrumentation and Measurement Society bekerja untuk mewujudkan standar untuk menyediakan terminologi umum dan metode pengujian untuk pengujian dan evaluasi DAC. Informasi dalam standar

ini akan berguna baik untuk produsen dan pengguna DAC karena akan memberikan dasar untuk mengevaluasi dan membandingkan perangkat yang ada, serta menyediakan template untuk menulis spesifikasi untuk

pengadaan yang baru. Selain itu, dalam beberapa aplikasi, informasi yang diberikan oleh pengujian yang dijelaskan dalam standar baru ini dapat digunakan untuk memperbaiki kesalahan DAC. definisi dan metode

pengujian untuk DAC untuk berbagai aplikasi seperti yang telah dilakukan untuk ADC (IEEE Std. 1241 [36]). Untuk mengisi kekurangan ini, Komite Teknis Pengukuran dan Analisis Bentuk Gelombang (TC-10) dari IEEE

Instrumentation and Measurement Society bekerja untuk mewujudkan standar untuk menyediakan terminologi umum dan metode pengujian untuk pengujian dan evaluasi DAC. Informasi dalam standar ini akan berguna

baik untuk produsen dan pengguna DAC karena akan memberikan dasar untuk mengevaluasi dan membandingkan perangkat yang ada, serta menyediakan template untuk menulis spesifikasi untuk pengadaan yang

baru. Selain itu, dalam beberapa aplikasi, informasi yang diberikan oleh pengujian yang dijelaskan dalam standar baru ini dapat digunakan untuk memperbaiki kesalahan DAC. definisi dan metode pengujian untuk DAC

untuk berbagai aplikasi seperti yang telah dilakukan untuk ADC (IEEE Std. 1241 [36]). Untuk mengisi kekurangan ini, Komite Teknis Pengukuran dan Analisis Bentuk Gelombang (TC-10) dari IEEE Instrumentation and

Measurement Society bekerja untuk mewujudkan standar untuk menyediakan terminologi umum dan metode pengujian untuk pengujian dan evaluasi DAC. Informasi dalam standar ini akan berguna baik untuk produsen

dan pengguna DAC karena akan memberikan dasar untuk mengevaluasi dan membandingkan perangkat yang ada, serta menyediakan template untuk menulis spesifikasi untuk pengadaan yang baru. Selain itu, dalam

beberapa aplikasi, informasi yang diberikan oleh pengujian yang dijelaskan dalam standar baru ini dapat digunakan untuk memperbaiki kesalahan DAC.

ANDA. Kesimpulan

Topik DAC menjadi bidang penelitian yang sangat menarik yang dibuktikan dengan meningkatnya jumlah kontribusi
ilmiah. Dalam makalah ini gambaran metrologi DAC telah disajikan. Makalah ini dapat membantu para peneliti muda
yang tertarik pada DAC untuk mengorientasikan diri mereka dalam bidang penelitian ini. Karena meningkatnya
jumlah kegiatan di bidang ini dan cepatnya perkembangannya dari waktu ke waktu, Penulis mohon maaf kepada
pembaca sebelumnya atas semua kelalaian yang pasti ada dalam makalah ini, terutama karena keterbatasan waktu,
ruang dan tenaga.

Referensi

[1] P. Daponte, Editor Tamu "Masalah Khusus pada pemodelan dan pengujian DAC",Pengukuran, vol.31,
No.3, April 2002.
[2] Standar IEEE 1658 Draft, “Standar IEEE untuk terminologi dan metode pengujian untuk konverter digital-
ke-analog”, Maret 2004.
[3] JAStarzyk, RPMohn, L.Jing, "Pendekatan hemat biaya untuk desain dan tata letak makrosel
DAC kemudi arus 14-b",IEEE Trans. pada Sirkuit dan Sistem, jilid 51, No. 1, hlm. 196-200,
Januari 2004.
[4] GAM Van Der Plas, J.Vandenbussche, W.Sansen, MSJSteyaert, GGEGielen, “Akurasi intrinsik 14-
bit Q2 random walk CMOS DAC”, IEEE J. dari Solid-State Circuits I, vol. 34, hlm. 1708-1718,
Desember 1999.
[5] KO'Sullivan, C. Gorman, M.Hennessy, V.Callaghan, "Konverter CMOS D / A kemudi arus 12-bit 320-
MSample / s dalam 0,44 mm2",IEEE J. dari Sirkuit Solid-State, jilid 39, No. 7, hlm. 1064-1072, Juli
2004.
[6] P. Kiss, J. Arias, D.Li, V.Boccuzzi, "Delta orde tinggi yang stabil – konverter digital-ke-analog sigma", IEEE
Trans. pada Sirkuit dan Sistem I, jilid 51, No. 1, hlm. 200-205, Januari 2004.
[7] DBBarkin, ACYLin, DKSu, BAWooley, "A CMOS oversampling bandpass mengalir D / A
converter dengan FIR digital dan mode saat ini semi-digital filtering",IEEE J. dari Sirkuit Solid-
State, jilid 39, No. 4, hlm. 585-593, April 2004.
[8] A.Yacoubian, PKDas, "Konversi digital ke analog menggunakan modulator elektrooptik",IEEE Photonics
Technology Letters, jilid 15, No. 1, hlm. 117-119, Januari 2003.
[9] A.Bindra, "IC analog / sinyal campuran: konverter digital-ke-analog",Desain Elektronik, ED Online ID #
1425, 7 Januari 2002.
[10] D. Macii, "Sebuah pendekatan baru untuk menguji dan meningkatkan akurasi statis konverter digital-ke-
analog kinerja tinggi",Proc. Of 8th Int. Workshop Pemodelan dan Pengujian ADC, Perugia, Italia, hlm.
197-200, September. 2003.
[11] JTDoyle, JLYoung, K. Yong-Bin, "Sebuah teknik pemodelan DAC yang akurat berdasarkan teori wavelet",
Proc. Dari CICC '03, San Jose, California, hlm. 257-260, September. 2003.
[12] M.Kosunen, J.Vankka, I.Teikari, K.Halonen, "model hasil DNL dan INL untuk kemudi saat ini
 Konverter D / A ",Proc. Dari ISCAS '03, Bangkok, Thailand, vol. 1, hlm. 969-972, Mei 2003.
[13] T. Chen, G.Gielen, "Analisis properti SFDR dinamis dari konverter D / A kemudi arus akurasi
tinggi",Proc. Dari ISCAS '03, Bangkok, Thailand, vol. 1, hlm. 973-976, Mei 2003.
[14] J. De Maeyer, P. Romombouts, L.Weyten, "Mengatasi kesalahan statis dan dinamis dalam elemen
unit multibit DAC",Surat Elektronik, jilid 39, No. 14, hlm. 1038-1039, Juli 2003.
[15] M.Albiol, JLGonzález, E.Alarcón, "Ketidakcocokan dan pemodelan dinamis sumber arus dalam
konverter CMOS D / A kemudi arus: prosedur desain yang diperluas",IEEE Trans. pada Sirkuit dan
Sistem, vol.51, No. 1, hlm. 159-169, Januari 2004.
[16] S.Albrecht, A.Gothenberg, Y.Sumi, H. Tenhunen, "Sebuah studi nonlinier untuk prinsip loop
frekuensi terkunci [aplikasi synthesizer frekuensi]",Proc. Dari Southwest Symp. pada Desain Sinyal
Campuran, Las Vegas, Nevada, AS, hlm. 71-75, Februari 2003.
[17] KOAndersson, NUAndersson, M.Vesterbacka, JJWikner, "Sebuah metode segmentasi konverter digital-
toanalog",Proc. Dari Southwest Symp. pada Desain Sinyal Campuran, Las Vegas, Nevada, AS, hlm. 32-37,
Februari 2003.
[18] A. Grochowski, D. Bhattacharya, TRViswanathan, K.Laker, "Pengujian sirkuit terpadu untuk jaminan
kualitas di bidang manufaktur: sejarah, status saat ini, dan tren masa depan",IEEE Trans. pada Sirkuit dan
Sistem II, vol.44, No.8, hal.610-633, Agustus 1997.
[19] A.Van den Bosh, M.Steyaert, W.Sansen, "Model hasil statistik yang akurat untuk konverter D /
A arus CMOS",Proc. Dari IEEE Int. Symp. di Sirkuit dan Sistem, Jenewa, Swiss, hlm. 105-108,
Mei 2000.
[20] P.Crippa, C.Turchetti, M.Conti, "Metodologi statistik untuk desain konverter digital-ke-analog arus-
kemudi CMOS kinerja tinggi",IEEE Trans. tentang Desain Berbantuan Komputer dari Sirkuit dan
Sistem Terpadu, jilid 21, No. 4, hlm. 377-394, April 2002.
[21] B. Vargha, J.Schoukens, Y.Rolain, "Pengujian nonlinier statis dari konverter digital-ke-analog", IEEE Trans.
pada Instrumen. dan Meas., jilid 50, No. 5, hlm. 1283-1288, Oktober 2001.
[22] PPFasang, "Metode optimal untuk menguji konverter digital ke analog",Proc.10th IEEE Inter. Konferensi
dan Pameran ASIC, Portland, AS, hlm. 42-46, September. 1997.
[23] Perangkat Analog, "Buku pegangan konversi analog-ke-digital",Aula Prentice, Tebing Englewood, NJ, hlm.
297-342, 1986.
[24] B. Vargha, J.Schoukens, Y.Rolain, "Menggunakan model orde tereduksi dalam pengujian konverter D / A",Proc.
Dari IEEE IMTC '02, Anchorage, AS, hlm. 701-706, Mei 2002.
[25] MLBushnell, VDAgrawal, "Esensi dari pengujian elektronik",Pub Akademik Kluwer., 2000.
[26] K.Arabi, B.Kaminska, M.Sawan, "Pada chip testing data converters using static parameter",IEEE
Trans. pada Sistem Integrasi Skala Sangat Besar (VLSI), vol.6, No.3, hlm. 409-418 Sept. 1998.
[27] YCWen, KJLee, "struktur BIST untuk pengujian DAC",Surat Elektronik, jilid 34, No. 12, hlm. 1173-1174,
Juni 1998.
[28] IHSHassan, K.Arabi, B.Kaminska, "Pengujian konverter digital ke analog berdasarkan strategi uji osilasi
menggunakan modulasi sigma-delta",Proc. Dari ICCD'98, Austin, Texas, hlm. 40-46, Oktober 1998.
[29] CALeme, J.EFranca, "Deteksi kesalahan dan analisis dalam sistem konversi data pengujian mandiri
yang menggunakan teknik redistribusi biaya",Proc. Dari IEEE ISCAS '91, Singapura, vol.3, hlm.
1517-1520, Januari 1991.
[30] JLHuang, CKOng, KTCheng, "Skema BIST untuk pengujian ADC dan DAC on-chip",Proc. Desain,
Otomasi, dan Uji di Konferensi dan Pameran Eropa, Paris, Prancis, hlm. 216-220, Maret 2000.

[31] SJChang, CLLee, JEChen, "skema BIST untuk pengujian DAC",Surat Elektronik, jilid 38, No. 15, hlm.
776-777, Juli 2002.
[32] KPSunil Rafeeque, V. Vasudevan, "Skema swa-uji bawaan untuk konverter digital ke analog", Proc.
Dari VLSID '04, Mumbai, India, hal. 1027-1032, Januari 2004.
[33] Standar IEEE 746, "Standar IEEE untuk pengukuran kinerja konverter A / D dan D / A untuk
sirkuit video televisi PCM", 1984.
[34] Jedec Standard 99, A. 01, "Istilah, definisi, dan simbol huruf untuk perangkat mikroelektronika",
2000.
[35] Informasi Teknis EBU I15-1998, “Pengujian kesesuaian dengan rekomendasi ITU-R
BT.601 dan BT.656”, 1998.
[36] Standar IEEE 1241, "Standar IEEE untuk terminologi metode pengujian untuk konverter analog-ke-
digital", 2000.

Lihat statistik publikasi