Rangkaian Logika dan Digital

BAB VI
MENYEDERHANAKAN RANGKAIAN LOGIKA

Jika diberikan suatu tabel kebenaran, maka akan diperoleh bentuk persamaan Boole-nya. Jika
diberikan suatu persamaan Boole, maka persamaan Boole dapat disederhanakan dan juga akan
diperoleh bentuk rangkaian logika yang paling sederhana bagi persamaan tersebut.

Setelah mempelajari bab ini, hendaknya Anda mampu :

1. Menggambarkan jaringan AND-OR yang berkaitan dengan sebuah tabel kebenaran.
2. Mengubah tabel kebenaran kedalam peta Karnaugh.
3. Menggunakan peta Karnaugh untuk menyederhanakan rangkaian logika.

6.1. HASIL KALI FUNDAMENTAL

Dalam system digital (kebanyakan) terdapat sinyal-sinyal dalam bentuk terkomplemen maupun
sinyal-sinyal tak-terkomplemen.

Contoh :
Jika terdapat dua variable A dan B maka terdapat juga komplemen-komplemen A dan B .

6.1.1. DUA SINYAL INPUT

Tabel 6.1. memperlihatkan hasil logika dua buah sinyal dalam bentuk terkomplemen dan tak-
terkomplemen.
Tabel 6.1. Hasil kali fundamental dua sinyal input
A B Hasil kali Fundamental
0 0 A. B
0 1 A. B
1 0 A. B
1 1 AB

6.1.2. TIGA SINYAL INPUT

Tabel 6.2. memperlihatkan hasil logika tiga buah sinyal dalam bentuk terkomplemen dan tak-
terkomplemen.

Tabel 6.2. Hasil kali fundamental tiga sinyal input

A B C Hasil kali Fundamental
0 0 0 A. B.C
0 0 1 ABC
0 1 0 A BC
0 1 1 ABC
1 0 0 ABC
1 0 1 ABC
1 1 0 ABC
1 1 1 ABC

Menyederhanakan rangkaian logika  1

 Rangkaian Logika dan Digital

6.2. JUMLAH HASIL KALI

Jika diberikan suatu tabel kebenaran, dapat dicari persamaan Boole bagi outputnya dengan meng-
OR-kan hasilkali-hasilkali fundamental yang menghasilkan output 1.

6.2.1. DUA SINYAL INPUT

Tabel 6.3. memperlihatkan tabel kebenaran dua sinyal input dengan hasil kali fundamentalnya
yang outputnya 1.

Tabel 6.3 Dua sinyal input dan hasil kali fundamental yang outputnya 1
A B Y Hasil kali Fundamental
0 0 0
0 1 0
1 0 1  AB
1 1 1 AB

Maka persamaan Boole-nya adalah dengan meng-OR-kan hasil kali fundamental yang
menghasilkan output sama dengan 1 :

Y  ABAB

Ini merupakan persamaan Boole bagi Y karena menghasilkan 1 bagi kondisi input A B = 1 0 dan
A B = 1 1.

6.2.2. TIGA SINYAL INPUT

Tabel 6.4. memperlihatkan tabel kebenaran tiga sinyal input dengan hasil kali fundamentalnya
yang outputnya 1..
.
Tabel 6.4 Tiga sinyal input dan hasil kali fundamental yang outputnya 1
A B C Y Hasil kali Fundamental
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1  A B C
1 0 0 0
1 0 1 1  A B C
1 1 0 1  A B C
1 1 1 1 A B C

Maka persamaan Boole-nya adalah dengan meng-OR-kan hasil kali fundamental yang
menghasilkan output sama dengan 1 :

Y  A BC  A BC  A BC  A BC

Ini merupakan persamaan Boole bagi Y karena menghasilkan 1 bagi kondidi input A B C = 0 1 1,
ABC = 1 0 1, A B C = 1 1 0 dan A B C = 1 1 1.

Menyederhanakan rangkaian logika  2

 Rangkaian Logika dan Digital

6.3. JARINGAN AND-OR

Rangkaian logika yang berkaitan dengan persamaan jumlah-hasil kali merupakan sekelompok
gerbang AND yang dihubungkan kesebuah gerbang OR.

Contoh :

Tabel kebenaran yang menghasilkan persamaan Boole : Y  A B  A B maka rangkaiannya

adalah:

Gambar 6.1a. Diagram logika jumlah dari hasil kali

Jika sinyal-sinyal terkomplemen tidak ada maka harus ditambahkan inverter (gerbang logika
NOT), maka rangkaiannya adalah:

Gambar 6.1b. Diagram logika jumlah dari hasil kali

6.4. PENYEDERHANAAN SECARA ALJABAR

Pemfaktoran untuk menyederhankan (jika mungkin)

Contoh:
Persamaan Boole:

Y  A B A B
Y  A (B  B)
Y  A (1)
YA

Menyederhanakan rangkaian logika  3

 Rangkaian Logika dan Digital

Rangkaiannya adalah :

Gambar 6.2. Rangkaian logika yang disederhanakan

Contoh:

Persamaan Boole:
Y  A BC  A BC  A BC

Cara I:

Y  A BC  A BC  A BC
Y  B C (A  A)  A B C
Y  BC  A BC
Y  B ( C  A C)
Y  B ( C  A)

Cara II:
Y  A BC  A BC  A BC
Y  A B C  A B (C  C)
Y  A BC  A B
Y  B(A C  A)
Y  B( C  A)

Cara III:
Y  A BC  A BC  A BC
Ingat :
A+A=A
AB + AB = AB

Maka:
A BC  A B C  A B C

Substitusikan ke persamaan Boole diatas:

Y  A B C  A B C  A BC  A B C

Faktorkan :
Y  A B C  A B C  A BC  A B C
Y  BC (A  A)  A B (C  C)
Y  BC  AB
Y  B (C  A)

Menyederhanakan rangkaian logika  4

 Rangkaian Logika dan Digital

Rangkaiannya adalah :

(a) (b)
Gambar 6.3. a) Rangkaian asli; b) Rangkaian hasil penyederhanaan

6.5. TABEL KEBENARAN KE PETA KARNAUGH

Perbedaan antara peta Karnaugh dan tabel kebenaran adalah:

1. Tabel kebenaran memperlihatkan output bagi masing-masing kondisi input

2. Peta Karnaugh memperlihatkan semua hasil kali fundamental yang dibutuhkan untuk
menghasilkan output 1 bagi kondisi-kondisi input yang bersangkutan.

6.5.1. Peta Dua Variabel

Jika diberikan suatu tabel kebenaran dua variabel seperti tabel 6.5 dibawah ini:

Tabel 6.5 Dua sinyal input dan hasil kali fundamental yang outputnya 1
A B Y Hasil kali Fundamental
0 0 0
0 1 0
1 0 1  AB
1 1 1 AB

Maka cara untuk menyusun peta Karnaugh bagi tabel tersebut adalah:
1. Buatlah gambar peta Karnaugh untuk dua variable seperti gambar 5.4a.

B B B B B B B B
A A A A 0 0
A A 1 A 1
1 A 1 1
(a) (b) (c) (d)
Gambar 6.4. Menyusun peta Karnaugh

2. Memplot 1 dan 0; Carilah output-output 1 pada tabel 6.5. Output 1 yang pertama terlihat
adalah bagi input :
AB=10

Hasil kali fundamental bagi input ini adalah A B . Kemudian masukkan angka 1 pada peta
Karnaugh seperti pada gambar 5.4b. Angka 1 ini meyatakan hasilkali A B karena berada pada
Menyederhanakan rangkaian logika  5
 Rangkaian Logika dan Digital

baris A dan kolom B .

Tabel 6.5 juga mempunyai output 1 yang muncul bagi input :

AB=11

Hasilkali fundamental bagi input ini adalah AB. Kemudian masukkan angka 1 pada peta
Karnaugh seperti pada gambar 6.4c. Angka 1 ini meyatakan hasilkali AB karena berada pada
baris A dan kolom B.

Langkah terakhir dalam penyusunan peta Karnaugh adalah memasukkan 0 (nol) pada ruang-
ruang selebihnya. Angka-angka 0 ini berarti bahwa tidak dbutuhkan hasil kali fundamental bagi
input yang bersangkutan :
AB=00
AB=01

Gambar 5.4d memperlihatkan bentuk akhir peta Karnaugh.

6.5.2. Peta Tiga Variabel

Jika diberikan suatu tabel kebenaran tiga variabel seperti tabel 6.6 dibawah ini:

Tabel 6.6 Tiga sinyal input dan hasil kali fundamental yang outputnya 1
A B C Y Hasil kali Fundamental
0 0 0 0
0 0 1 0
0 1 0 1  A B C
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 1  A B C
1 1 1 1 A B C

Maka cara untuk menyusun peta Karnaugh bagi tabel tersebut adalah:
1. Buatlah gambar peta Karnaugh untuk tiga variabel seperti gambar 5.4a.

C C C C  C C
AB  AB  AB  0 0
AB AB 1 AB 1 0
AB AB 1 1 AB 1 1
AB AB AB 0 0
(a) (b) (c)
Gambar 6.5. Menyusun peta Karnaugh

2. Memplot 1 dan 0; Carilah output-output 1 pada tabel 6.6. Output 1 yang terlihat adalah bagi
input-input :
ABC=010
ABC=110
ABC=111
Menyederhanakan rangkaian logika  6
 Rangkaian Logika dan Digital

Hasil kali fundamental bagi input ini adalah A B C , A B C dan ABC. Kemudian masukkan
angka 1 pada peta Karnaugh seperti pada gambar 6.5b.

Kemuadian dalam penyusunan peta Karnaugh adalah memasukkan 0 (nol) pada ruang-ruang
selebihnya. Gambar 5.5c memperlihatkan bentuk akhir peta Karnaugh.

6.5.3. Peta Empat Variabel

Jika diberikan suatu tabel kebenaran empat variabel seperti tabel 6.7 dibawah ini:

Tabel 6.7 Empat sinyal input dan hasil kali fundamental yang outputnya 1

A B C D Y Hasil kali Fundamental

0 0 0 0 0
0 0 0 1 1  ABC D
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1  ABC D
0 1 1 1 1  ABC D
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1  ABC D
1 1 1 1 0

Maka cara untuk menyusun peta Karnaugh bagi tabel tersebut adalah:
1. Buatlah gambar peta Karnaugh untuk empat variabel seperti gambar 5.6a.

CD C D CD CD CD CD CD CD  CD CD CD CD
 
AB   AB  1  AB  0 1 0 0
AB AB 1 1 AB 0 0 1 1
AB AB 1 AB 0 0 0 1
AB AB AB 0 0 0 0
(a) (b) (c)
Gambar 6.6. Menyusun peta Karnaugh

2. Memplot 1 dan 0; Carilah output-output 1 pada tabel 6.6. Output 1 yang terlihat adalah bagi
input-input :
ABCD=0001 ABCD=0111
ABCD=0110 ABCD=1110

Menyederhanakan rangkaian logika  7

 Rangkaian Logika dan Digital

Hasil kali fundamental bagi input ini adalah A B C D , A B C D , A B C D dan A B C D Kemudian

masukkan angka 1 pada peta Karnaugh seperti pada gambar 5.6b.

Kemuadian dalam penyusunan peta Karnaugh adalah memasukkan 0 (nol) pada ruang-ruang
selebihnya. Gambar 6.6c memperlihatkan bentuk akhir peta Karnaugh.

6.5.4. Peta Lima Variabel

Jika diberikan suatu tabel kebenaran lima variabel seperti tabel 6.8 dibawah ini:

Tabel 6.8 Lima sinyal input dan hasil kali fundamental yang outputnya 1

A B C D E Y Hasil kali Fundamental

0 0 0 0 0 0
0 0 0 0 1 1  ABC D E
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 0
0 0 1 0 1 0
0 0 1 1 0 1  A B CD E
0 0 1 1 1 1  A B CDE
0 1 0 0 0 0
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 0
0 1 1 0 0 0
0 1 1 0 1 0
0 1 1 1 0 1  ABC D E
0 1 1 1 1 0
1 0 0 0 0 0
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 0
1 0 1 0 0 1  ABC D E
1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 0
1 1 0 0 0 0
1 1 0 0 1 0
1 1 0 1 0 1  ABC D E
1 1 0 1 1 0
1 1 1 0 0 0
1 1 1 0 1 0
1 1 1 1 0 0
1 1 1 1 1 0

Menyederhanakan rangkaian logika  8

 Rangkaian Logika dan Digital

Maka cara untuk menyusun peta Karnaugh bagi tabel tersebut adalah:
1. Buatlah gambar peta Karnaugh untuk empat variabel seperti gambar 6.7a.

DE  DE DE DE DE DE DE DE  DE DE DE DE
 
ABC   ABC  1 ABC  0 1 0 0
ABC  ABC  1 ABC  0 1 0 0
ABC ABC 1 ABC 0 0 0 1
ABC ABC ABC 0 0 0 0
ABC ABC 1 ABC 1 0 0 0
ABC  ABC  1 1 ABC  0 0 1 1
ABC A BC A BC 0 0 0 0
ABC ABC ABC 0 0 0 0
(a) (b) (c)
Gambar 6.7. Menyusun peta Karnaugh

2. Memplot 1 dan 0; Carilah output-output 1 pada tabel 6.6. Output 1 yang terlihat adalah bagi
input-input :
ABCDE=00001 ABCDE=00111 ABCDE=01010
ABCDE=00110 ABCDE=10001 ABCDE=11010

Hasil kali fundamental bagi input ini adalah A B C D E , A B C D E , A B C D E , A B C D E ,

A B C D E dan A B C D E Kemudian masukkan angka 1 pada peta Karnaugh seperti pada gambar
5.7b.

Kemuadian dalam penyusunan peta Karnaugh adalah memasukkan 0 (nol) pada ruang-ruang
selebihnya. Gambar 6.6c memperlihatkan bentuk akhir peta Karnaugh.

6.6. PASANGAN

Pasangan adalah sepasang angka 1 yang berdampingan secara vertical atau secara horizontal.
Pada suatu pasangan berarti sebuah variable beserta komplemennya hilang dari persamaan Boole.

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

CD CD CD CD Bukti Aljabar:

AB 0 0 0 0  Y = ABCD + ABCD
0 0 0 0 Y = ABC(D + D )
AB
Y = ABC . 1
AB 0 0 1 1  ABC
Y = ABC
AB 0 0 0 0

Gambar 6.7. Pasangan (sepasang angka 1 berdampingan secara horizontal)

Menyederhanakan rangkaian logika  9

 Rangkaian Logika dan Digital

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

CD CD CD CD Bukti Aljabar:

AB 0 0 0 0   Y  A B C D  ABCD
AB 0 0 0 0 Y  A C D .(B  B)
AB 0 0 0 1  ACD Y  A C D .(1)
AB 0 0 0 1 Y  ACD

Gambar 6.8. Pasangan (sepasang angka 1 berdampingan secara vertikal)

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD Bukti Aljabar:

AB 0 0 0 0   Y  ABC D ABC D ABC D ABC D
AB 0 1 1 0  A B D Y  A B D(C  C )  A C D( B  B)
A Y  A B D  AC D
AB  1 0 0 0
AB  1 0 0 0 

AC D  Y  A B D  AC D

Gambar 6.9. Pasangan (sepasang angka 1 berdampingan secara horizontal dan vertikal)

6.7. KUAD

Kuad adalah suatu kelompok empat buah angka 1 yang berdampingan secara horizontal atau
vertical. Pada suatu kuad berarti dua buah variable serta komplemennya hilang dari persamaan
Boole.

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD Bukti Aljabar:

AB 0 0 0 0   Y  A B C D  AB C D  A B C D  A B C D
Y  A B C ( D  D)  A B C ( D  D)
AB 0 0 0 0
Y  ABC  ABC
AB 1 1 1 1  AB
0 0 0 0 Y  A B (C  C )
AB
Y  AB

Gambar 6.10. Kuad (empat angka 1 berdampingan secara horizontal)

Menyederhanakan rangkaian logika  10

 Rangkaian Logika dan Digital

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD
AB 0 1 0 0  
AB 0 1 0 0
AB 0 1 0 0 
AB 0 1 0 0

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD Bukti Aljabar:

AB 0 0 0 0   Y  A B CD  AB C D  A B C D  A B C D
Y  A B C ( D  D)  A B C ( D  D)
AB 0 0 0 0
Y  ABC  ABC
AB 0 0 1 1  AC
Y  A C ( B  B)
AB 0 0 1 1
Y  AC

Gambar 6.11. Kuad (dua pasangan berdampingan secara horizontal atau vertikal)

6.8. OKTET

Oktet merupakan kelompok 8 buah angka 1 yang berdekatan secara horizontal atau vertical.
Sebuah octet menghilangkan 3 buah variable beserta komplemennya.

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD
AB 0 0 0 0  
AB 0 0 0 0

AB 1 1 1 1  AB

AB 1 1 1 1  AB


Y= A
Gambar 6.12. Oktet (dua kuad berdampingan secara horizontal)

Menyederhanakan rangkaian logika  11

 Rangkaian Logika dan Digital

Atau:
 CD CD CD CD
AB 0 0 0 0  
AB 0 0 0 0

AB  1 1 1 1  Y=A

AB  1 1 1 1

 
AC AC

Gambar 6.13. Oktet (dua kuad berdampingan secara vertikal)

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD
AB 0 1 1 0  
AB 0 1 1 0
AB 0 1 1 0  Y=D
AB 0 1 1 0

Gambar 6.13a. Kuad (dua pasangan berdampingan secara horizontal atau vertikal)

Contoh:
Diberikan sebuah peta Karnaugh 5 variabel , carilah persamaan Boole yang paling sederhana.

 DE DE DE DE

ABC  ABC  0 1 0 0
ABC  ABC  0 1 0 0
ABC ABC 0 1 0 0
ABC ABC 0 1 0 0
ABC ABC 0 1 0 0
ABC  ABC  0 1 0 0
ABC A BC 0 1 0 0
ABC ABC 0 1 0 0

Gambar 6.13b. Oktet kuad berdampingan secara vertikal

6.9. MENYEDERHANAKAN PETA KARNAUGH

Setelah menyusun sebuah peta Karnaugh, kemudian lingkarilah Oktet terlebih dahulu, kemudian
kuad dan akhirnya pasangan. Dengan cara ini diperoleh penyederhanaan yang sebanyak-
banyaknya.

Menyederhanakan rangkaian logika  12

 Rangkaian Logika dan Digital

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD
   
AB 0 1 1 1  
AB 0 0 0 1
AB 1 1 0 1  CD
AB 1 1 0 1

AC AB D

Gambar 6.14. Penyederhanaan peta Karnaugh

Dengan meng-OR-kan hasilkali yang disederhanakan, diperoleh persamaan Boole yang berkaitan
dengan seluruh peta Karnaugh :
Y  A B D  AC  C D

6.10. KELOMPOK-KELOMPOK BERTUMPANG-TINDIH

Dalam melingkari kelompok-kelompok, diperkenankan untuk menggunakan angka 1 yang sama

lebih dari sekali. Angka 1 yang sama dapat merupakan irisan bagi dua kelompok atau lebih.

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD  CD CD CD CD
AB 0 0 0 0 AB  0 0 0 0
AB 0 1 0 0 AB 0 1 0 0

AB 1 1 1 1 AB 1 1 1 1
AB 1 1 1 1 AB 1 1 1 1

Y  A BC D  A Y  BC D  A

Gambar 6.15. Kelompok-kelompok bertumpang tindih

6.11. MEMUTAR PETA

Banyangkan anda memegang peta Karnaugh dan memutarnya sehingga sisi kirinya menyentuh
sisi kanan, maka kedua pasangan membentuk suatu kuad (gambar 6.16b). Gambar. 6.16.b
mempunyai persamaan : Y  B D

Menyederhanakan rangkaian logika  13

 Rangkaian Logika dan Digital

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD  CD CD CD CD
AB 0 0 0 0 AB  0 0 0 0
AB 1 0 0 1 AB 1 0 0 1
AB 1 0 0 1 AB 1 0 0 1
AB 0 0 0 0 AB 0 0 0 0

Y  BC D  BC D  BD Y BD
(a) (b)
Gambar 6.16. Memutar peta

Bukti aljabar dari gambar 6.16a

Y  BC D  BC D

Y  B D(C  C)

Y BD

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD  CD CD CD CD
AB 1 1 0 0 AB  1 1 0 0
AB 0 0 0 0 AB 0 0 0 0
AB 0 0 0 0 AB 0 0 0 0
AB 1 1 0 0 AB 1 1 0 0

Y  BC D  BC D  BD

(a) (b)
Gambar 6.16. Memutar peta

6.12. MENGHILANGKAN KELOMPOK BERLEBIHAN

Setelah selesai melingkari kelompok-kelompok, ada satu hal yang harus dilakukan sebelum
menuliskan persamaan Boole yang disederhanakan, hilangkan setiap kelompok yang semua
angka 1-nya bertumpang tindih dengan kelompok lain.

Menyederhanakan rangkaian logika  14

 Rangkaian Logika dan Digital

Contoh:
Diberikan sebuah peta Karnaugh 4 variabel , carilah persamaan Boole yang paling sederhana.

 CD CD CD CD  CD CD CD CD
 
     
AB 0 0 1 0 AB  0 0 1 0
AB 1 1 1 0 AB 1 1 1 0

AB 0 1 1 1 AB 0 1 1 1
AB 0 1 0 0 AB 0 1 0 0

Y  BD  A B C  A CD  A C D  ABC Y  A B C  A CD  A C D  ABC

Gambar 6.17. Menghilang Kelompok berlebihan

6.13. KONDISI TAK-PEDULI (DON’T CARE)

Pada gambar 6.18 dibawah, suatu input BCD mendrive sebuah decoder.

Gambar 6.18. Dekoder

Seperti ditunjukkan pada gambar 6.18 dekoder menghasilkan output 1 hanya bagi input BCD
1001 (ekivalen 9 desimal).

Ingat, angka BCD dibatasi bilangan 4 bit dari 0000 sampai dengan 1001; sedangkan 1010 sampai
dengan 1111 tidak mungkin terjadi pada operasi normal. Oleh karena itu table kebenaran bagi
decoder pada gambar diatas hanya memperlihatkan input-input dari 0000 sampai dengan 1001
seperti pada tabel 5.8.
Tabel 6.8 Tabel kebenaran BCD
A B C D Y Hasil kali Fundamental
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1  A BC D

Menyederhanakan rangkaian logika  15

 Rangkaian Logika dan Digital

Bentuk rangkain logika didalam decoder gambar 6.18 diatas adalah:

- dari table kebenaran 6.18 output=1 adalah :
A BC D = 1 0 0 1

Peta karnaughnya adalah:

 CD CD CD CD  CD CD CD CD
AB 0 0 0 0 AB  0 0 0 0
AB 0 0 0 0 AB 0 0 0 0
AB AB X X X X
AB 0 1 AB 0 1 X X

(a) (b)

 CD CD CD CD  CD CD CD CD
AB 0 0 0 0 AB  0 0 0 0
AB 0 0 0 0 AB 0 0 0 0
AB x x x x AB 0 1 1 0
AB 0 1 x x AB 0 1 1 0

Y=AD
(c) (d)
Gambar 6.19. kondisi tak peduli (don’t care)

Ruang-ruang kosong pada peta gambar 6.19a adalah input BCD yang terlarang yang tidak
tercantum dalam table kebenaran (1010 sampai dengan 1111). Karena input-input BCD yang
terlarang tidak terjadi dibawah kondisi operasi normal, ruang-ruang kosong dapat dipandang
sebagai 0 tau 1 tergantung mana yang lebih menguntungkan. Untuk menunjukkan hal ini beri
tanda x seperti gambar 6.19b (x = don’t care / 0 tau 1). Masukkan angka 1 kedalam suatu quad,
kelompok terbesar yang dapat ditemukan dalam peta seperti pada gambar 6.19c. Setelah itu
pandanglah x dalam quad sebagai angka 1 dan x dilur quad sebagai 0 seperti gambar 6.19d maka
akan didapat persamaan Boole Y=AD. Jadi rangkaian decoder sama dengan sebuah gerbang
AND seperti gambar 6.20 dibawah:

Gambar 6.20 Rangkaian decoder BCD untuk input 1001

Menyederhanakan rangkaian logika  16

 Rangkaian Logika dan Digital

Contoh 1:
Bagaimana bentuk rangkaian logika yang paling sederhana bagi sebuah decoder yang
menghasilkan output 1 jika input BCD adalah 0000.

Jawab:
Tabel kebenaran yang mempunyai output 1 hanya bagi kondisi input :
ABCD=0000
Hasil kali fundamentalnya adalah: A B C D

Peta karnaughnya adalah:

 CD CD CD CD  CD CD CD CD
     
AB 1 0 0 0 AB  1 0 0 0
AB 0 0 0 0 AB 0 0 0 0
AB AB x x x x
AB 0 0 AB 0 0 x x

Y  A BC D

Jadi rangkaian decoder sama adalah :

Gambar 6.21 Rangkaian decoder BCD untuk input 0000

Contoh 2:
Bagaimana bentuk rangkaian logika yang paling sederhana bagi sebuah decoder yang
menghasilkan output 1 jika input BCD adalah 0111.

Jawab:
Tabel kebenaran yang mempunyai output 1 hanya bagi kondisi input :
ABCD=0111
Hasil kali fundamentalnya adalah: A B C D

Menyederhanakan rangkaian logika  17

 Rangkaian Logika dan Digital

Peta karnaughnya adalah:

 CD CD CD CD  CD CD CD CD
AB 0 0 0 0 AB  0 0 0 0
AB 0 0 1 0 AB 0 0 1 0
AB x x x x AB 0 0 1 0
AB 0 0 x x AB 0 0 0 0

Y=BCD

Jadi rangkaian decoder sama adalah :

Gambar 6.22 Rangkaian decoder BCD untuk input 0111

Contoh 2:
Tunjukkanlah salah satu cara membuat sebuah decoder BCD ke decimal yang menghasilkan
output 1 pada salah satu diantara ke 10 saluran outputnya.

Jawab:
Buat tabel kebenaran dan peta Karnaugh bagi masing-masing input BCD dari 0000 sampai
dengan 1001.

Menyederhanakan rangkaian logika  18

 Rangkaian Logika dan Digital

Maka rangkaian decoder adalah :

Gambar 6.23 Rangkaian decoder BCD untuk input 0000 sampai dengan 1001

14. LOGIKA MULTIPLEXER/SELEKTOR DATA

Multipleks berarti ‘banyak ke satu’. Multiplekser adalah suatu rangkaian dengan banyak sinyal
input namun hanya satu sinyal output. Dengan menerapkan sinyal pengendali, dapat kita dapat
mengarahkan setiap sinyal input ke sinyal output.

14.1. SELEKSI DATA

Gambar 6.24 dibawah memperlihatkan sebuah multiplekser 16 ke 1, yang disebut juga selector
data. Sinyal input adalah D0 sampai dengan D15. Kata (word) pengendali adalah ABCD. Dengan
mengubah word pengendali ini, kita dapat mengirimkan input data yang manpun ke output.

Contoh:
ABCD=0000

Gerbang AND paling atas pada gambar 6.24 terbuka (enable), namun semua gerbang AND
lainnya tertutup (disable), oleh karenanya bit data D0 dikirimkan ke output untuk mendapatkan :
Y=D0

Menyederhanakan rangkaian logika  19

 Rangkaian Logika dan Digital

Contoh:
ABCD=1111

Gerbang AND paling bawah pada gambar 6.24 terbuka (enable), namun semua gerbang AND
lainnya tertutup (disable), oleh karenanya bit data D15 dikirimkan ke output untuk mendapatkan :
Y=D15

Dengan cara ini, word pengendali ABCD membuka hanya sebuah gerbang AND, yang kemudian
mengirimkan bit data yang diinginkan ke output.

Gambar dibawah merupakan multiplekser/selector data 16 ke 1. Kita dapat mengarahkan salah

satu diantara 16 bit data input ke output.

Gambar 6.24. Multiplekser/Selektor data

Menyederhanakan rangkaian logika  20