Buku02 GB PDF

Desain CMOS VLSI
(Elektronika Lanjut)
Dr. Eri Prasetyo Wibowo

Desain CMOS VLSI (Elektronika Lanjut)
Dr. Eri Prasetyo Wibowo

KATA PENGANTAR
Puji syukur kami panjatkan kepada Allah SWT, yang telah memberikan
rahmat dan kemudahan sehingga bisa menyelesaikan Buku yang berjudul

Desain CMOS VLSI (Elektronika Lanjut).
Buku ini sudah mulai disusun sejak tahun 2005, ketika penulis menung-
gu sidang disertasi di Université de Bourgogne, Prancis. Karena kesibukan
penulis setalah pulang ke tanah air sehingga buku ini memerlukan waktu 5
tahun untuk diselesaikan.
Buku ini disusun dengan mengambil materi dari buku-buku karya penulis
terkenal di bidang desain CMOS dan juga digabungkan pengalaman penulis

dalam menyelesaiakn disertasi serta riset yang terkaiat dengan bidang desain
CMOS. Buku ini disusun dalam 8 bab, yang mencakup;
• Bab 1 menjelaskan dari cara kerja CMOS secara global, proses desain
IC, Bagimana cara memproduksi Chips, serta perangkat lunak yang di-
gunakan untuk mendesain rangkaian elektronika dari bagaimana mem-

buat skema rangkaian hingga bentuk layout yang siap dikirim untuk
fabrikasi.
• Bab 2 menjelaskan tentang pembentukan N-well, menghitung nilai

resistor di layout serta menghitung parasitik dari bahan pembentuknya.
• Bab 3 menjelaskan bagaimana cara menghitung kapasitan Mosfet,

tegangan ambang mosfet serta karakteristik mosfet.
• Bab 4 menjelaskan model Mosfet analog untuk frekuensi rendah, tinggi

ii
dan efek pengeruh temperatur.
• Bab 5 menjelaskan model mosfet digital tentang efek kapasitip, karak-

teristik waktu konstan, delay dan transisi waktu.
• Bab 6 membahas rangkaian digital CMOS misalnya inverter, gerbang

logika statik, transmission gate serta aplikasinya.
• Bab 7 membahas mengenai rangkaian analog CMOS, dari rangkaian
linier sampai desain rangkaian analog terpadu.
• Bab 8 membahas dan menganalisa hasil desain riset CMOS.
Misi dari penerbitan buku ini adalah untuk digunakan mahasiswa, dosen
dan pembaca yang tertarik pada peminatan elektronika devais dan desain
elektronika. Mengingat saat ini buku jenis ini sangat jarang ditulis oleh
penulis dari Indonesia dan keprihatinan penulis atas ketertinggalan indonesia

dalam dunia desain elektronika modern.
Tiada gading yang tak retak, kami masih menyadari bahwa buku ini
masih jauh dari sempurna, saran dan kritik yang sangat membangun sangat
kami harapkan.
Depok, Desember 2010
Penulis
DAFTAR ISI
Kata Pengantar i
Daftar Isi iii
Daftar Gambar ix
DAFTAR GAMBAR ix
Daftar Tabel xvii
DAFTAR TABEL xvii
1 Pendahuluan 1
1.1 Konsep Kerja CMOS . . . . . . . . . . . . . . . . . . . . . . . 1
1.1.1 Struktur MOS . . . . . . . . . . . . . . . . . . . . . . . 1
1.1.2 Mengapa Complementary . . . . . . . . . . . . . . . . 2
1.2 Proses Desain IC CMOS . . . . . . . . . . . . . . . . . . . . . 4
1.3 Produksi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.4 Program IC Station . . . . . . . . . . . . . . . . . . . . . . . . 7

iv DAFTAR ISI
1.4.1 Cell di IC Station . . . . . . . . . . . . . . . . . . . . . 8
1.4.2 Membuat Cell . . . . . . . . . . . . . . . . . . . . . . . 9
1.4.3 Bentuk Layout Yang Siap Diproduksi . . . . . . . . . . 11
1.5 Soal Latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2 Well 15
2.1 Substrat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.1.1 Proses Pembentukan (patterning) . . . . . . . . . . . . 17
2.1.2 Pembentukan N-well . . . . . . . . . . . . . . . . . . . 20
2.2 Kalkulasi Resitor di Layout . . . . . . . . . . . . . . . . . . . 20
2.2.1 Resistor N-well . . . . . . . . . . . . . . . . . . . . . . 23
2.3 N-well / Dioda substrat . . . . . . . . . . . . . . . . . . . . . 23
2.3.1 Deplition(parasitic) Layer kapasitan . . . . . . . . . . . 24
2.4 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3 MOSFET 29
3.1 Kapasitan Mosfet . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.1.1 Akumulasi . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.1.2 Parasitik . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.1.3 Kekuatan terbalik . . . . . . . . . . . . . . . . . . . . . 33
3.1.4 Ringkasan . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.2 Tegangan Ambang (Threshold) . . . . . . . . . . . . . . . . . 34
3.3 Karakteristik Mosfet . . . . . . . . . . . . . . . . . . . . . . . 41

DAFTAR ISI v
3.3.1 Mosfet Beroperasi Pada Daerah Trioda . . . . . . . . . 41
3.3.2 Daerah Saturasi . . . . . . . . . . . . . . . . . . . . . . 44
3.4 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4 Model Mosfet Analog 49
4.1 Model Mosfet Untuk Frekuensi Rendah . . . . . . . . . . . . . 49
4.1.1 Model Mosfet Signal Rendah Daerah Saturasi . . . . . 50
4.2 Model Mosfet Frekuensi Tinggi . . . . . . . . . . . . . . . . . 53
4.3 Efek Temperatur Pada Mosfet . . . . . . . . . . . . . . . . . . 54
4.4 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
5 Model Digital 57
5.1 Model Mosfet Digital . . . . . . . . . . . . . . . . . . . . . . . 57
5.1.1 Efek Kapasitip . . . . . . . . . . . . . . . . . . . . . . 58
5.1.2 Proses Karakteristik Waktu Konstan . . . . . . . . . . 60
5.1.3 Delay dan Transisi Waktu . . . . . . . . . . . . . . . . 60
5.2 Soal latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
6 Rangkaian Digital CMOS 65
6.1 Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
6.1.1 Karakteristik DC . . . . . . . . . . . . . . . . . . . . . 66
6.1.1.1 Noise Margin . . . . . . . . . . . . . . . . . . 67
6.1.1.2 Inverter Switching Point . . . . . . . . . . . . 67
6.1.1.3 Karakteristik Switching . . . . . . . . . . . . 68

vi DAFTAR ISI
6.1.1.4 Osilator Ring . . . . . . . . . . . . . . . . . . 70
6.1.1.5 Desipasi Power Dinamis . . . . . . . . . . . . 71
6.1.2 Soal Latihan1 . . . . . . . . . . . . . . . . . . . . . . . 72
6.2 Gerbang Logika Statik . . . . . . . . . . . . . . . . . . . . . . 73
6.2.1 Karakteristik DC Dari Gerbang NAND dan NOR . . . 73
6.2.1.1 Karakteristik DC Gerbang NAND . . . . . . 73
6.2.1.2 Karakteristik DC Dari Gerbang NOR . . . . 77
6.2.2 Soal Latihan2 . . . . . . . . . . . . . . . . . . . . . . . 78
6.2.3 Layout Gerbang NAND dan NOR . . . . . . . . . . . . 78
6.3 Transmission Gate (TG) dan Flip-Flops . . . . . . . . . . . . 80
6.3.1 Cara Kerja Transmission gate (TG) . . . . . . . . . . . 80
6.3.2 Aplikasi Transmission Gate . . . . . . . . . . . . . . . 81
6.3.2.1 Path Selector/Multiplexer . . . . . . . . . . . 81
6.3.2.2 Ex-OR . . . . . . . . . . . . . . . . . . . . . . 83
6.3.3 Flip-flops . . . . . . . . . . . . . . . . . . . . . . . . . 85
6.4 Soal Latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
7 Rangkaian Analog CMOS 93
7.1 Rangkaian Linier . . . . . . . . . . . . . . . . . . . . . . . . . 93
7.1.1 Rangkaian Cermin Arus (Current Mirror) . . . . . . . 93
7.1.2 Rangkaian Pembagi Tegangan . . . . . . . . . . . . . . 96
7.1.3 Rangkaian Penguat Diferensial . . . . . . . . . . . . . . 98
7.2 Desain Rangkaian Analog Terpadu . . . . . . . . . . . . . . . 100

DAFTAR ISI vii
7.2.1 Desain Penguat Operasional OTA TWO-STAGE CMOS100
7.2.2 Perancangan Komparator Presisi . . . . . . . . . . . . 104
7.3 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
8 Hasil Desain Aplikasi CMOS 113
8.1 Desain Pencacah Biner Variabel Input . . . . . . . . . . . . . 113
8.1.1 Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . 113
8.1.2 Blok Diagram Dasar . . . . . . . . . . . . . . . . . . . 115
8.1.3 Rancangan Pencacah Modifikasi . . . . . . . . . . . . . 117
8.1.3.1 Blok Diagram . . . . . . . . . . . . . . . . . . 118
8.1.3.2 Pembanding Data Input Akhir Dengan Data
Output . . . . . . . . . . . . . . . . . . . . . 118
8.1.3.3 Pembanding Co Dengan Ci . . . . . . . . . . 120
8.1.4 Desain Rangkaian Dan Simulasi . . . . . . . . . . . . . 120
8.2 ADC Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
8.2.1 Pendahuluan . . . . . . . . . . . . . . . . . . . . . . . 121
8.2.2 Arsitektur ADC Pipeline Satu-Bit Tiap Tahapan . . . 123
8.2.3 Komparator . . . . . . . . . . . . . . . . . . . . . . . . 125
8.2.4 Penguat Operasional . . . . . . . . . . . . . . . . . . . 126
8.2.5 Manajemen Clock . . . . . . . . . . . . . . . . . . . . . 127
8.2.6 Hasil . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Daftar Pustaka 133

viii DAFTAR ISI
DAFTAR PUSTAKA 133
Lampiran 133
A Sekilas Perangkat Lunak Mentor Graphics 135
A.1 Sistem Server Mentor Graphics . . . . . . . . . . . . . . . . . 135
A.2 Pembuatan Project . . . . . . . . . . . . . . . . . . . . . . . . 136
A.2.1 Perintah Pembuatan Project . . . . . . . . . . . . . . . 136
A.2.2 Pesan Awal IC Studio . . . . . . . . . . . . . . . . . . 137
A.2.3 Bentuk Tampilan IC Studio . . . . . . . . . . . . . . . 139
A.3 Pembuatan Skema Rangkaian . . . . . . . . . . . . . . . . . . 140
A.3.1 Pembuatan Nama dan Jenis . . . . . . . . . . . . . . . 140
A.3.2 Pembangunan Skema Rangkaian . . . . . . . . . . . . . 141
A.3.3 Pengecekan dan Penyimpanan . . . . . . . . . . . . . . 147
A.3.3.1 Pengecekan . . . . . . . . . . . . . . . . . . . 147
A.3.3.2 Penyimpanan . . . . . . . . . . . . . . . . . . 147
A.4 Simulasi Skema Rangkaian . . . . . . . . . . . . . . . . . . . . 148
A.4.1 Penyediaan Catu Daya . . . . . . . . . . . . . . . . . . 148
A.5 Penayangan Hasil Simulasi . . . . . . . . . . . . . . . . . . . . 149
A.6 Pembuatan Layout . . . . . . . . . . . . . . . . . . . . . . . . 151
A.6.1 Penyiapan IC Station . . . . . . . . . . . . . . . . . . . 151

DAFTAR GAMBAR
1.1 Struktur MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2 Susunan MOS pada teknologi AMS 0.35 µm[8] . . . . . . . . . 2
1.3 Jaringan CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.4 Rangkaian inverter dari CMOS . . . . . . . . . . . . . . . . . 4
1.5 Alur data untuk Proses desain IC CMOS . . . . . . . . . . . . 5
1.6 Rangkaian CMOS terintegrasi yang diproduksi dan dalam
bentuk wafer silicon . . . . . . . . . . . . . . . . . . . . . . . . 6
1.7 Menu utama IC Station . . . . . . . . . . . . . . . . . . . . . 8
1.8 Rangkaian pembalik pada editor desain architec . . . . . . . . 9
1.9 Proses konversi dari rangkaian elektronik ke layout . . . . . . 10
1.10 Proses pengecekan DRC . . . . . . . . . . . . . . . . . . . . . 11
1.11 Layout ADC pipeline yang siap dikirim untuk dibuat prototipe 12
2.1 MOSFET tipe-n . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.2 MOSFET tipe-p . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.3 N-well yang berfungsi sebagai resistor . . . . . . . . . . . . . . 16

x DAFTAR GAMBAR
2.4 Setengah urutan pertama pada proses pembentukan . . . . . . 17
2.5 Bagaimana pertumbuhan oksida mengkonsumsi silikon . . . . 18
2.6 Setengah urutan kedua pada proses pembentukan . . . . . . . 19
2.7 Formasi dari n-well . . . . . . . . . . . . . . . . . . . . . . . . 21
2.8 Perhitungan tahanan blok material . . . . . . . . . . . . . . . 22
2.9 N-well Resistor . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.10 Formasi daerah parasitic di junction pn . . . . . . . . . . . . . 24
2.11 layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.12 cross-sectional . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.1 Simbol MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.2 Bagian potongan mosfet yang digunakan untuk perhitungan

kapasitan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.3 Mosfet didalam akumulasi . . . . . . . . . . . . . . . . . . . . 32
3.4 Mosfet didalam Parasitik . . . . . . . . . . . . . . . . . . . . . 33
3.5 Kurva kapasitan . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.6 Simbol mosfet kapasitan . . . . . . . . . . . . . . . . . . . . . 34
3.7 Perhitungan tegangan ambang . . . . . . . . . . . . . . . . . . 38
3.8 Hubungan potensial antara poly dan substrate . . . . . . . . . 40
3.9 Daerah Mosfet trioda . . . . . . . . . . . . . . . . . . . . . . 41
3.10 Daerah Mosfet trioda Saturasi . . . . . . . . . . . . . . . . . . 45
3.11 Kurva Karakteristik Mosfet . . . . . . . . . . . . . . . . . . . 46
3.12 Rangakaian CMOS . . . . . . . . . . . . . . . . . . . . . . . . 47

DAFTAR GAMBAR xi
4.1 Rangkaian forward transkonduktance . . . . . . . . . . . . . . 51
4.2 Model rangkaian signal rendah . . . . . . . . . . . . . . . . . . 52
4.3 Model Mosfet signal-rendah Frekuensi Tinggi . . . . . . . . . . 53
4.4 Rangkaian analog mosfet . . . . . . . . . . . . . . . . . . . . . 55
4.5 Rangkaian analog mosfet . . . . . . . . . . . . . . . . . . . . . 56
5.1 Rangkaian switching Mosfet . . . . . . . . . . . . . . . . . . . 57
5.2 Model Mosfet Digital Sederhana . . . . . . . . . . . . . . . . . 58
5.3 Rangkaian switching Mosfet dengan kapasitan . . . . . . . . . 59
5.4 Model Digital Mosfet Kompleks . . . . . . . . . . . . . . . . . 60
5.5 Diagram Waktu delay dan Transisi . . . . . . . . . . . . . . . 61
5.6 Rangkaian yang dihitung . . . . . . . . . . . . . . . . . . . . . 63
6.1 CMOS Inverter, skematik dan simbol logika . . . . . . . . . . 65
6.2 CMOS Inverter dan Kurva Karakteristik . . . . . . . . . . . . 66
6.3 Perubahan Karakteristik inverter, dengan swithing point . . . 68
6.4 Karakteristik switching Inverter CMOS mengggunakan model

digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
6.5 Osiilator ring dengan 5 stage . . . . . . . . . . . . . . . . . . . 70
6.6 Desipasi Power Dinamis Inverter CMOS . . . . . . . . . . . . 71
6.7 Gerbang NAND dan NOR serta Simbol[3] . . . . . . . . . . . 74
6.8 Gerbang NAND dengan n input[3] . . . . . . . . . . . . . . . 76
6.9 Gerbang NOR dengan n input[3] . . . . . . . . . . . . . . . . 77

xii DAFTAR GAMBAR
6.10 Layout Gerbang NAND . . . . . . . . . . . . . . . . . . . . . 79
6.11 Layout Gerbang NOR . . . . . . . . . . . . . . . . . . . . . . 79
6.12 Rangkaian TG, simbol dan logika switch . . . . . . . . . . . . 80
6.13 Rangkaian TG, dengan kontrol signal . . . . . . . . . . . . . . 81
6.14 Simbol Multiplxer 2-1 . . . . . . . . . . . . . . . . . . . . . . 81
6.15 Path Selektor/Mux 2-1 dalam TG . . . . . . . . . . . . . . . . 83
6.16 Simbol Ex-Or . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
6.17 Rangkaian TG langakah 1 . . . . . . . . . . . . . . . . . . . . 84
6.18 rangkaian TG langkah ke 2 . . . . . . . . . . . . . . . . . . . . 85
6.19 rangkaian TG langkah ke 3 . . . . . . . . . . . . . . . . . . . . 85
6.20 Sistem bi-stable dan kurva . . . . . . . . . . . . . . . . . . . . 86
6.21 RS flip-flops dari gerbang NAND[3] . . . . . . . . . . . . . . . 86
6.22 RS flip-flops dari gerbang NOR[3] . . . . . . . . . . . . . . . . 87
6.23 RS flip-flops dari transistor CMOS . . . . . . . . . . . . . . . 87
6.24 Rangkaian soal1 . . . . . . . . . . . . . . . . . . . . . . . . . . 88
6.25 model digital inverter . . . . . . . . . . . . . . . . . . . . . . . 89
6.26 rangkaian soal2 . . . . . . . . . . . . . . . . . . . . . . . . . . 89
6.27 Tri-state buffer . . . . . . . . . . . . . . . . . . . . . . . . . . 90
6.28 Gambar langkah 1 . . . . . . . . . . . . . . . . . . . . . . . . 91
6.29 Gambar langkah 2 . . . . . . . . . . . . . . . . . . . . . . . . 92
6.30 Ex-Or 6 transistor . . . . . . . . . . . . . . . . . . . . . . . . 92
7.1 Rangkaian dan simbol dasar cermin arus . . . . . . . . . . . . 94

DAFTAR GAMBAR xiii
7.2 Rangkaian Cermin Arus Dengan Resistor Pull-up. . . . . . . . 96
7.3 Rangkaian Cermin Arus dan Pengali . . . . . . . . . . . . . . 96
7.4 Rangkaian cermin arus kaskade . . . . . . . . . . . . . . . . . 97
7.5 Rangkaian Pembagi Tegangan . . . . . . . . . . . . . . . . . . 97
7.6 Penguat Diferensial . . . . . . . . . . . . . . . . . . . . . . . . 99
7.7 Rangkaian OP-AMP OTA Dua Stage . . . . . . . . . . . . . 101
7.8 Penguatan Mode Terbuka (AoL) dan Phase Margin (PM) . . 104
7.9 Diagram Blok Komparator Presisi . . . . . . . . . . . . . . . 105
7.10 Transient DC Offset Komparator Presisi . . . . . . . . . . . . 105
7.11 Rangkaian Pre-Amp Komparator Presisi. . . . . . . . . . . . 106
7.12 Rangkaian Blok Decision Komparator Presisi . . . . . . . . . 107
7.13 Rangkaian Blok Penyangga Komparator Presisi . . . . . . . . 108
7.14 Rangkaian soal2 . . . . . . . . . . . . . . . . . . . . . . . . . 111
7.15 Rangkaian soal3 . . . . . . . . . . . . . . . . . . . . . . . . . 111
8.1 Pembacaan matriks baris APS . . . . . . . . . . . . . . . . . . 114
8.2 State Diagram Pencacah . . . . . . . . . . . . . . . . . . . . . 115
8.3 State Diagram Pencacah . . . . . . . . . . . . . . . . . . . . . 115
8.4 Diagram waktu sekuensial . . . . . . . . . . . . . . . . . . . . 116
8.5 Rangkaian pencacah awal . . . . . . . . . . . . . . . . . . . . 117
8.6 Blok diagram pencacah yang diinginkan . . . . . . . . . . . . 118
8.7 Logika Pembanding . . . . . . . . . . . . . . . . . . . . . . . . 119
8.8 Rangkaian pembanding input output . . . . . . . . . . . . . . 119

xiv DAFTAR GAMBAR
8.9 Rangkaian pencacah dengan variable input . . . . . . . . . . . 120
8.10 Hasil simulasi rangkaian pencacah . . . . . . . . . . . . . . . . 121
8.11 Blok diagram Kamera Kecepatan Tinggi. . . . . . . . . . . . . 122
8.12 Diagram Blok One-bit/stage Pipeline. . . . . . . . . . . . . . . 124
8.13 Skema Saklar Kapasitor Pipeline ADC. . . . . . . . . . . . . . 124
8.14 Rangkaian komparator. . . . . . . . . . . . . . . . . . . . . . . 126
8.15 Penguat Operasional Transkonduktansi. . . . . . . . . . . . . 127
8.16 Rangkaian managemen clock. . . . . . . . . . . . . . . . . . . 128
8.17 Lay-out Satu Stage pengubah A/D. . . . . . . . . . . . . . . . 129
8.18 (a) Kurva Code Vs INL dan (b) Kurva Code vs DNL. . . . . . 129
8.19 Kurva FFT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
A.1 Tombol Konsole . . . . . . . . . . . . . . . . . . . . . . . . . . 135
A.2 Perintah untuk Mengaktifkan Daemon Mentor Graphics . . . . 136
A.3 Konsole Sistem Desktop KDE . . . . . . . . . . . . . . . . . . 136
A.4 Perintah untuk Mengaktifkan IC Studio . . . . . . . . . . . . . 137
A.5 Tampilan Komentar IC Studio . . . . . . . . . . . . . . . . . . 138
A.6 Pesan Peringatan . . . . . . . . . . . . . . . . . . . . . . . . . 138
A.7 Pesan Welcome . . . . . . . . . . . . . . . . . . . . . . . . . . 139
A.8 Area Kerja IC Studio . . . . . . . . . . . . . . . . . . . . . . . 139
A.9 Cell Aktif pada Library . . . . . . . . . . . . . . . . . . . . . . 140
A.10 Tombol Pembuatan View (Cell) Baru . . . . . . . . . . . . . . 141
A.11 Pengisian Nama Cell dan Jenisnya . . . . . . . . . . . . . . . . 141

DAFTAR GAMBAR xv
A.12 Skema Rangkaian Inverter . . . . . . . . . . . . . . . . . . . . 142
A.13 Tombol HIT-Kit Utilities . . . . . . . . . . . . . . . . . . . . . 143
A.14 Tombol Devices . . . . . . . . . . . . . . . . . . . . . . . . . . 143
A.15 Tombol MOS untuk pmos4 . . . . . . . . . . . . . . . . . . . . 143
A.16 Nama Transistor PMOS4 . . . . . . . . . . . . . . . . . . . . . 144
A.17 Tombol Back . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
A.18 Tombol MGC Library . . . . . . . . . . . . . . . . . . . . . . 144
A.19 Tombol Generic Lib . . . . . . . . . . . . . . . . . . . . . . . . 145
A.20 Menu Ubah Nama Port . . . . . . . . . . . . . . . . . . . . . . 146
A.21 Pengisian Nama Port . . . . . . . . . . . . . . . . . . . . . . . 146
A.22 Tombol Add Wire . . . . . . . . . . . . . . . . . . . . . . . . . 146
A.23 Menu Check Schematic . . . . . . . . . . . . . . . . . . . . . . 147
A.24 Contoh Hasil Pengecekan Skema Rangkaian . . . . . . . . . . 148
A.25 Menu Close Window . . . . . . . . . . . . . . . . . . . . . . . 148
A.26 Skema Catu Daya dan Rangkaian Inverter . . . . . . . . . . . 149
A.27 Tombol untuk Menampilkan Hasil Simulasi . . . . . . . . . . . 150
A.28 Tampilan Hasil Simulasi . . . . . . . . . . . . . . . . . . . . . 150
A.29 Cell Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
A.30 Menu New View . . . . . . . . . . . . . . . . . . . . . . . . . . 152
A.31 Window Pengisian View dan Nama Layout Baru . . . . . . . . 152
A.32 Window IC Station . . . . . . . . . . . . . . . . . . . . . . . . 152
A.33 Menu AMS Devices . . . . . . . . . . . . . . . . . . . . . . . . 153

xvi DAFTAR GAMBAR
A.34 Tombol MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
A.35 Pengisian Parameter MOS . . . . . . . . . . . . . . . . . . . . 154
A.36 Pilihan Option pada ADD PATH . . . . . . . . . . . . . . . . 154
A.37 Window Pemilihan Lapisan Layout . . . . . . . . . . . . . . . 155
A.38 Menu Edit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
A.39 Tombol GB-Path . . . . . . . . . . . . . . . . . . . . . . . . . 155
A.40 Pengisian pada Window GB-Path . . . . . . . . . . . . . . . . 156
A.41 Tombol Save Cell . . . . . . . . . . . . . . . . . . . . . . . . . 156
A.42 Menu DRC (ICrules) . . . . . . . . . . . . . . . . . . . . . . . 156
A.43 Contoh Hasil Pengecekan DRC IC Rules . . . . . . . . . . . . 156
A.44 Menu IC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
A.45 Pengisian Parameter Setup IC . . . . . . . . . . . . . . . . . . 158
A.46 Menu Make Port . . . . . . . . . . . . . . . . . . . . . . . . . 159
A.47 Pengisian Nama Port VDD . . . . . . . . . . . . . . . . . . . . 159

DAFTAR TABEL
3.1 Kapasitan mosfet . . . . . . . . . . . . . . . . . . . . . . . . . 34
6.1 Tabel kebenaran mux 2-1 . . . . . . . . . . . . . . . . . . . . . 82
6.2 Tabel kebenaranrEx-Or . . . . . . . . . . . . . . . . . . . . . . 83
7.1 Syarat Spesifikasi Op-Amp yang di Desain . . . . . . . . . . . 100
7.2 Hasil Perhitungan Manual OTA OP-AMP . . . . . . . . . . . 104
7.3 Hasil Perhitungan Manual Komparator Presisi. . . . . . . . . 109
A.1 Tabel Nama, Jenis dan Arah Port . . . . . . . . . . . . . . . . 159

BAB 1
Pendahuluan
1.1 Konsep Kerja CMOS
1.1.1 Struktur MOS
Awal tahun 1962 gate semikonduktor terbuat dari aluminium dimana
dikenal dengan nama MOS (Metal Oxyde Semiconductor). Setiap MOS ter-
diri dari Source, Gate dan Drain. Struktur ini bisa dilihat pada gambar
1.1. Untuk MOS tipe-P, source akan terhubung dengan sumber tegangan
positip atau Vcc dan drain akan terhubung dengan sumber tegangan 0 V
atau ground. Sedangkan untuk MOS tipe-N, source akan terhubung dengan
sumber tegangan 0 V dan drain terhubung dengan sumber tegangan positip
atau Vcc. Gate berfungsi sebagai pengendali aliran tegangan atau dengan
kata lain sebagai pengendali switch.
Untuk susunan MOS yang digunakan pada teknologi AMS 0.35 µm adalah
tampak seperti pada gambar 1.2. Terlihat bahwa susunan MOS mempunyai
2 Pendahuluan
Gambar 1.1: Struktur MOS
4 metal, yaitu metal 1, metal 2, metal 3 dan metal 4 dan 2 polysilicon (poly),
yaitu poly 1 dan poly 2. Untuk menghubungkan antara poly-metal,metal-
metal dan poly-poly digunakan via dan contact.
Gambar 1.2: Susunan MOS pada teknologi AMS 0.35 µm[8]
1.1.2 Mengapa Complementary
Logika kerja CMOS menggunakan kombinasi transistor tipe-P dan tipe-N

dimana masing-masing transistor bekerja saling berlawanan. Jika transistor
tipe-P dalam kondisi On atau 1 maka transistor tipe-N dalam kondisi Off
atau 0 dan sebaliknya. Jadi bisa dikatan bahwa CMOS adalah gabungan
antara PMOS dan NMOS (CMOS = PMOS + NMOS). Kedua gabungan
1.1 Konsep Kerja CMOS 3
transistor tersebut masing-masing disebut sebagai jaringan P dan jaringan

N, seperti tampak pada gambar 1.3.
Gambar 1.3: Jaringan CMOS
Untuk menjelaskan kerja jaringan transistor, kita akan mempergunakan
rangkaian inverter, sebab rangkaian inverter terdiri dari dua transistor yaitu
satu jenis P dan satu jenis N. Ini sama persis dengan kondisi jaringan yang
tampak pada gambar 1.3. Setiap transistor bekerja seperti switch, dimana
pola kerjanya akan berada dalam kondisi tertutup atau terbuka. Pada gam-
bar 1.4, jika input rangkaian diberi nilai 0, maka transistor tipe N dalam
kondisi terbuka dan transitor tipe P dalam kondisi tertutup sehingga tegan-
gan VDD akan melewati transistor tipe P tersebut sehingga nilai output
adalah 1. Begitu juga sebaliknya jika input diberi nilai 1, maka transistor
tipe P dalam kondisi terbuka dan transistor tipe N dalam kondisi tertutup
sehingga tegangan dari ground akan lewat transistor tipe N, sehingga output
rangkaian bernilai 0.
4 Pendahuluan
Gambar 1.4: Rangkaian inverter dari CMOS
1.2 Proses Desain IC CMOS
Dalam proses desain rangkaian CMOS ada beberapa urutan yang
harus dilalui yaitu : mendifinisikan input dan output dalam rangkaian,
perhitungan manual, mensimulasikan rangkaian, membuat rangkaian dalam

bentuk layout, mensimulasi adanya parasitik, evalusai kembali input/output
rangkaian, mengirim untuk di produksi dan ditest. Alur diagram dari proses
ini bisa dilihat pada gambar 1.5. Perincian rangkaian jarang ditetapkan se-
cara baku; mereka dapat berubah sesuai kebutuhan. Mereka dapat memilih
antara biaya dan kemampuan CHIPs, perubahan terhadap nilai jual chip
atau perubahan sesuai keinginan pelanggan. Hampir semua kasus, sebagian
besar berubah setelah chip sampai taraf produksi dan itu tidak mungkin
dirubah. Jadi dalam pendesainan chip banyak melibatkan parameter baik
parameter teknis maupun parameter non teknis dan komersial.
Sebuah desain chip yang umum dikenal dengan ASIC (application-specific

integrated circuit). Metode yang lain dari desain chip, diantaranya field-
1.2 Proses Desain IC CMOS 5
Gambar 1.5: Alur data untuk Proses desain IC CMOS
programmable-gate array (FPGAs) dan pustaka(libraries)standar cell telah

digunakan ketika volume yang terbatas dan desain yang cepat. Kebanyakan
chip dibuat untuk produk masal, diantarnya microprocessor dan memori, ini
adalah contoh dari chip yang umum didesain.
Pekerjaan pembuatan layout IC sering diberikan ke juru gambar (draft-
man). Tapi seorang ahli teknik elektro harusnya juga bisa membuat lay-
out IC dan bisa tahu kerumitan parasitik didalam layout. Parasitik adalah
6 Pendahuluan
penyimpangan kapasitansi, induktansi, sambungan P-N (PN junction) dan

transistor dua kutub (bi polar) dengan masalah didalamnya. Pengetahuan
dasar dari masalah yang ada didalam transistor sangat penting untuk desain
dengan ketepatan / kemampuan yang cepat.
1.3 Produksi
Rangkaian CMOS yang terintegrasi telah diproduksi pada lingkaran thin

film yang berpetak dari silicon yang dikenal dengan wafer (kue silicon). Se-
tiap wafer berisi masing-masing individual chip atau koin, seperti terlihat
pada gambar 1.6. Untuk produksi yang dimaksud setiap koin pada wafer
biasanya mempunyai bentuk yang sama.
Gambar 1.6: Rangkaian CMOS terintegrasi yang diproduksi dan dalam ben-
tuk wafer silicon
Untuk membuat desain rangkaian dan membuat layoutnya bisa meng-

gunakan perangkat lunak desain layout yang ada saat ini. Perangkat lunak
tersebut saat ini ada tiga kategori :
ß Gratis, misalnya : LASI, MAGIC, DREAl / GRAAL, Electric dll.

1.4 Program IC Station 7
ß Harga murah, misalnya : MAX, MyCAD LAYED, IC EDITORS ICED,

dll.
ß Harga mahal, misalnya : Cadence virtuoso, IC Station Mentor Graph-

ics, Silico Canvas laker.
File hasil desain dari CAD layout, mempunyai jenis file yang beragam ter-
gantung perangkat lunak apa yang dipakai, misal dalam LASI mempunyai
format TLC, kemudian kalau file tersebut akan dikirim ke pabrik pembuat
IC, maka format file harus dirubah dalam format GDSII atau GDS saja. Ji-
ka file desain dalam format GDS maka bisa segera dikirim lewat internet ke
pabrik pembuat IC.
Saat ini pabrik atau lab pembuat ic, diantaranya MOSIS, yang berada
di USA, TMC yang berada di Taiwan, TIMA berada di Perancis, NEC di
jepang, Samsung di korea ,MIMOS ada di Malaysia ?; dan masih banyak

yang lainnya.
Dalam pembahasan pada bab ini, akan ditunjukkan bagaimana cara
mendesain layout dengan menggunakan perangkat lunak CAD layout. Kami

akan mendemonstrasikan desain layout dengan perangkat lunak IC Station
Mentor Graphics.
1.4 Program IC Station
IC station merupakan program paket CAD yang digunakan untuk mende-

sain rangkaian terintegrasi. IC station merupakan sub paket program di
Mentor Graphics. Perangkat lunak ini berjalan pada sistem operasi HP-unix
8 Pendahuluan
dengan proses teknologi 0.6 µm AMS (Austria Micro System). Sedangkan

untuk proses dengan teknologi 0.35 µm bisa berjalan pada plafon PC dengan
sistem operasi Linux.
1.4.1 Cell di IC Station
Desain IC yang sangat kompleks dapat dibuat dari objek sederhana yang
dikenal dengan sebutan cell. Sebuah cell bisa berupa sebuah gerbang logi-
ka, atau sebuah transistor atau sebuah penguat operasional (OP-AMP) dan
lain lain. Sekarang kita akan melihat bagimana mengoperasikan IC Station
dalam membuat cell. Kita lihat pada gambar 1.7, tampak menu utama, pa-
da sisi kanan atas merupakan pustaka layer yang dapat kita gunakan untuk
membuat cell. dibawahanya merupakan perintah-perintah sesuai keinginan

kita. Pada sisi kiri atas tampak kata process:CUB, artinya kita menggunakan
pustaka yang hanya mempunyai 2 jenis metal untuk koneksinya.
Gambar 1.7: Menu utama IC Station

1.4.2 Membuat Cell
Bagaimana cara membuat suatu cell ?, kita bisa lakukan dengan dua
cara, pertama dengan desain sendiri, kedua dengan mengambil pustaka yang
ada. Dalam pembahsan ini kita akan mengambil contoh bagaimana membu-
at pembalik(inverter ) didalam layout. Rangkaian elektronik pembalik dapat
dilihat pada gambar 1.8. Untuk membuat rangkaian elektronik kita meng-
gunakan perangkat lunak yang bernama Design Architect. Tampak pada
gambar bahwa rangkaian pembalik menggunakan dua jenis transitor, yaitu
transistor untuk jenis P, dan transistor untuk jenis N.
Gambar 1.8: Rangkaian pembalik pada editor desain architec
Untuk mentransformasi dari rangkaian elektronik ke dalam bentuk lay-

out, bisa dilakukan dengan 3 cara, pertama cara otomatik, ini sangat tidak
dianjurkan sebab layout menjadi tidak optimal dalam ukurannya, kedua cara
semi otomatis, bisa dilakukan jika bentuk rangkaian elektronik-nya tidak ter-
lalu kompleks, cara ketiga yaitu cara manual, dan ini yang paling banyak di-
10 Pendahuluan
lakukan oleh orang yang bekerja dengan layout. Pada gambar 1.9 merupakan
transformasi semi otomatis. garis kuning merupakan hubungan antar titik
yang mana kita bisa menambahkan metal1, poly1 dan contact untuk koneksi
antara metal dan poly. Dari gambar tersebut kita bisa melihat cell yang atas
merupakan transistor tipe P, dimana terdiri dari layer diff,P + dan ditutup
dengan Ntub. sedang Cell dibawah adalah transistor tipe n, dimana terdiri
dari layer diff,N + . Untuk sumber tegangan digunakan hubungan dengan
metal1, sedang contact digunakan sebagai penyambung, misal antara poly1

dengan metal1 dan lain sebagainya.
Gambar 1.9: Proses konversi dari rangkaian elektronik ke layout
Setelah rangkaian sudah terhubung semua, kita harus melakukan penge-

cekan DRC (design rule check), yaitu untuk memastikan apakah sambungan
sudah benar dan jarak antar layer apakah sudah sesuai dengan rule-nya dan
seterusnya, apabila hasil sudah benar maka ada pesan result = 0. Hasil pros-
es pengecekan DRC bisa kita lihat pada gambar 1.10. Pada gambar tersebut
tampak total result = 2, berarti masih ada dua kesalahan yang harus diper-
baiki.
Gambar 1.10: Proses pengecekan DRC
1.4.3 Bentuk Layout Yang Siap Diproduksi
Apakah layout diatas sudah bisa langsung dikirim ke pabrik untuk dibuat
prototipe ?; jawabanya adalah belum bisa. Kita harus merubahnya ke dalam
bentuk floorplan dan harus menentukan pin keluaran atau masukan, kemu-
dian kita harus mengelompokkan masukan/keluaran analog maupun digital
pada sisi yang sama. Pada gambar 1.11 merupakan sebuah rangkaian ADC
pipeline 8 bit yang siap dikirim ke pabrik untuk dibuat parototipe. Pada
sisi atas dan sisi kanan merupakan floor digital, sedang sisi bawah dan sisi
kiri digunakan untuk floor analog. Untuk setiap floor harus ditambahkan
pin sumber tegangan, untuk floor analog ditambahkan pin VDDA (vcc)
dan VSSA (ground), untuk floor digital ditambahkan pin VDD (vcc) dan
VSS (ground). Kemudian keluaran/masukan juga harus diletakkan sesuai
dengan fungsinya, misalnya OB33 adalah pin keluaran digital, IB15 meru-
pakan pin masukan digital, untuk analog baik pin masukan maupun pin
12 Pendahuluan
keluaran menggunakan pin yang sama yaitu IOA5P, tinggal mengatur arah-
nya sebagi masukan atau sebagai keluaran. Kemudian antar sisi floor di-
hubungkan dengan corner.
Gambar 1.11: Layout ADC pipeline yang siap dikirim untuk dibuat prototipe
1.5 Soal Latihan
• Apa beda antara P-MOS dengan N-Mos ?

Jawab :
P-MOS akan bekerja sebagai saklar aktif jika gate diberi nilai rendah
(0 V). Sedangkan N-Mos akan bekerja sebagai saklar aktif jika gate
diberi tegangan tinggi (3,3V).
1.5 Soal Latihan 13
• Apakah layout yang dibuat langsung bisa di fabrikasi ?

Jawab :
Belum bisa, harus merubahnya ke dalam bentuk floorplan dan harus
menentukan pin keluaran atau masukan, kemudian kita harus men-
gelompokkan masukan/keluaran analog maupun digital pada sisi yang
sama.
• Apakah mungkin kita membuat chips, bila di negara anda tidak terse-
dia pabrik pembuat chips ?
Jawab :
Sangat mungkin, karena teknologi informasi dan perangkat lunak san-
gat mendukung, kita bisa mengirim desain dalam file yang berektensi
misal GDS jika menggunakan perangkat lunak Mentor Graphics, ke-

mudian dikirim lewat FTP(File transfer protocol ).
• Apa yang dimaksud dengan DRC ?
Jawab :
DRC kepanjangan dari Design Rule Check, yaitu digunakan untuk
mengecek penyambungan antar komponen dalam rangkaian elektron-
ik maupun layout. DRC akan menginformasikan apakah hasil disain
ada kesalahan penyambungan atau tidak dan akan menunjukkan lokasi
kesalahan penyambungan.
• Apakah dalam desain layout bisa dilakukan otomatis transfer dari

rangkaian elektronik ?
Jawab :
Bisa, tetapi tidak dianjurkan, karena dalam layout rule jarak antar ba-
14 Pendahuluan
han sudah ada aturan jarak minimalnya. Sehingga koreksinya sangat

banyak dan apabila untuk rangkaian yang sangat kompleks menjadi
sangat melelahkan dan time consuming dalam memperbaikinya.
• Mungkinkah kita membangun rangkaian elektronik hanya menggu-
nakan salah satu transistor CMOS, hanya P-Mos atau N-Mos saja ?
Jawab :
Rangkaian elektronik yang kita bangun tidak akan pernah berhasil ji-
ka hanya menggunakan hanya salah satu transistor saja, harus dua-
duanya diperlukan, karena kedua transistor P-Mos dan N-Mos meru-

pakan komplementer satu dengan yang lain saling melengkapi.
BAB 2
Well
2.1 Substrat
Wafer silikon telah dibicarakan pada bab 1. Wafer ini dikelilingi dengan
atom donor, seperti phospor untuk wafer tipe-n, atau sebagai penerima
atom, seperti boron untuk wafer tipe-p. Ketika mendesain rangkaian CMOS
terintegrasi dengan wafer tipe-p, Kanal-n (n-channel) MOSFETS (NMOS)

telah diproduksi secara langsung didalam wafer tipe-p, sementara kanal-p
transistor, PMOS telah diproduksi didalam ”n-well”. Substrate atau well
kadang-kadang telah dirujuk sebagai bulk atau badan dari sebuah MOSFET.
Proses CMOS yang memproduksi MOSFET didalam bulk dikenal dengan
sebutan ”bulk CMOS process”. Ilustrasi Well dan substrat dapat dilihat
pada gambar 2.1 dan gambar 2.2, yang mengilustrasikan susunan bahan dan
simbol pada Mosfet tipe-n dan Mosfet tipe-P.
16 Well
Gambar 2.1: MOSFET tipe-n
Gambar 2.2: MOSFET tipe-p
Catatan lainnya yang cukup penting bahwa n-well dan p-substrat bisa
berupa dioda, seperti pada gambar 2.3. Didalam rangkaian CMOS, sub-
strat biasanya mengikat tegangan yang sangat kecil didalam rangkaian untuk
menjaga dioda dari bias maju. Yang ideal, arus 0 A mengalir ke hubungan
substrat. Disamping dapat digunakan untuk memproduksi transistor tipe-p,
n-well dapat juga digunakan sebagai resistor. Tegangan kedua sisi resistor
harus cukup besar menjaga substrat/well dioda dari bias maju.
Gambar 2.3: N-well yang berfungsi sebagai resistor

2.1 Substrat 17
2.1.1 Proses Pembentukan (patterning)
Rangkaian terintegrasi CMOS dibentuk dari proses pembentukan be-

berapa layer yang berbeda diatas dan didalam wafer CMOS. kami ingin
melakukan proses pembentukan dengan mempertimbangkan urutan yang
dilakukan untuk beberapa layer. Kami memulai dengan wafer yang bersih
seperti tampak pada gambar 2.4a.
Gambar 2.4: Setengah urutan pertama pada proses pembentukan
Urutan pertama dalam pembentukan ini adalah untuk menumbuhkan se-

buah oksida, SiO2 atau gelas, yang sangat bagus sebagai penyekat (isolator)
pada wafer. Pembukaan wafer ke udara menghasilkan reaksi Si+O2 −→ SiO2 .
Pada pemrosesan semi konduktor harus mempunyai kondisi pengontrolan
yang sangat rapat untuk ketipisan dan kemurnian oksida. Oleh karena itu,
18 Well
kami dapat menumbuhkan oksida dengan menggunakan sebuah reaksi den-

gan uap, H2 O atau dengan O2 saja. Oksida yang dihasilkan dari reaksi
dengan uap dinamakan sebuah oksida basah, sementara reaksi dengan O2
adalah sebuah oksida kering. Kedua oksida dinamakan oksida panas dan ten-
tunya akan menambah panas yang digunakan selama pertumbuhan oksida.
Jadi kecepatan pertumbuhan akan bertambah dengan perbandingan tem-
peratur. Keuntungan utama dari oksida basah adalah waktu pertumbuhan
yang cepat. Pada umumnya pertumbuhan oksida dengan teknik basah tidak
semurni oksida kering. tetapi dengan metode oksida kering membutuhkan
waktu pertumbuhan lebih lama.
Pengamatan yang sangat penting ketika melihat pada gambar2.4c bah-
wa pertumbuhan oksida memakan silikon. Ini digambarkan pada gambar
2.5. Ketipisan oksida dihubungkan dengan ketipisan konsumsi silikon, diru-

muskan sebagai berikut :
tsi = 0.45.tox (2.1)
Gambar 2.5: Bagaimana pertumbuhan oksida mengkonsumsi silikon
Urutan selanjutnya dari proses pembentukan CMOS adalah deposit se-

buah photosensitif layer yang melewati wafer ( lihat gambar 2.4d. Ketipisan
dari wafer kira-kira sekitar 500 µm, sementara ketipisan dari pertumbuhan
2.1 Substrat 19
oksida hanya beberapa µm atau kurang. setelah penahan cahaya mengem-

bang, masker didapat dari program layout. Pada gambar 2.4e dan f, digu-
nakan untuk selektif luasan cahaya dari wafer, seperti pada gambar 2.6. Pada
praktenya, sebuah masker tunggal dengan pembukaan setiap waktu lebih be-
sar dari akhir luasan cahaya di wafer, digunakan untuk proyek pembentukan
dan di urutkan melewati wafer dengan sebuah mesin yang dinamakan mesin
pengurutan guna membangkitkan pembentukan yang diinginkan untuk mem-
buat beberapa salinan dari sebuah chip tunggal.
Gambar 2.6: Setengah urutan kedua pada proses pembentukan
Photo-resistor yang telah dikembangkan, akan meniadakan daerah yang

telah disinari. Proses ini dinamakan sebuah proses penahan positip sebab
daerah yang disinari telah dihilangkan. Sebuah proses penahan negatip me-
niadakan daerah penahan yang tidak dibuka untuk cahaya. Penggunaan ke-
dua tipe penahan memungkinkan perancang proses untuk memotong beber-
apa dari masker yang diperlukan untuk mendifinisikan sebuah proses CMOS.
Membuat masker adalah mahal, mengurangi banyaknya masker disamakan
20 Well
dengan mengurangi biaya dari sebuah proses.

Urutan selanjutnya dadalam proses pembentukan adalah untuk mengha-
pus daerah oksida yang terbuka. Pada gambar 2.6 terakhir memperlihatkan
bagian potongan dari kondisi terbuka setelah sebuah penahan cahaya dihi-
langkan.
2.1.2 Pembentukan N-well
Pada bagian ini akan membuat sebuah n-well dengan difusi atom donor,
dengan 5 elektron valensi, sebagai pembanding ke 4 untuk silikon, kedalam
wafer. Mengacu pembicaraan terdahulu yang telah diberikan oleh gambar
2.4, kami akan mulai dengan deposit sebuah layer dari penahan langsung
pada wafer, gambar 2.4d. Diikuti dengan pembukaan penahan ke cahaya
menuju sebuah masker ( gambar 2.6 ) dan pengembangan atau penghapusan

penahan. Masker yang digunakan disini dapat dibangkitkan dari perangkat
lunak misalnya IC station atau LASI. Urutan selanjutnya didalam produksi
n-well adalah membuka wafer ke beberapa atom donor. Penahan akan mem-
blok difusi dari atom, sementara pembukaan akan mengijinkan atom donor
untuk menetrasi kedalam wafer. Proses pembentukan n-well bisa dilihat pada
gambar 2.7.
2.2 Kalkulasi Resitor di Layout
Selain digunakan untuk membuat transistor, n-well juga bisa digunakan

untuk membuat resistor. Material resistant adalah sebuah fungsi dari
2.2 Kalkulasi Resitor di Layout 21
Gambar 2.7: Formasi dari n-well
tahanan jenis material dan ukuran material. Seperti contoh pada gambar
2.8 a , sebuah bahan mempunyai harga tahanan yang dirumuskan sebagai
berikut :
ρ L
R= . (2.2)
t W
Didalam proses semikonduktor, semuanya dibuat dengan ketebalan san-

gat tipis, seprti halnya n-well akan selalu tetap. Kita hanya mengontrol
besarnya W dan L saja. Dari gambar 2.8 b tampak atas W dan L. Kita bisa
menuliskan persamaan 2.2 sebagai :
L
R = Rsquare . (2.3)
W
22 Well
dimana :
Rsquare adalah lembaran tahanan dari material besarnya Ω/square.
Gambar 2.8: Perhitungan tahanan blok material
Sebagai contoh kita bisa menghitung besarnya nilai resitor dari sebuah
n-well yang mempunyai lebar (W) 10 µm dan panjang (L) 100 µm. Pertama
kita mencari besarnya parameter orbit elektrik yang tergantung teknologi
proses CMOS yang digunakan misalnya untuk teknologi 2 µ mempunyai nilai
yang besarnya 2500 Ω/square. Sehigga besarnya nilai resistor pada besaran
tersebut diatas adalah :
100
R = 2500. = 25 KΩ
10
2.3 N-well / Dioda substrat 23
2.2.1 Resistor N-well
Pada gambar 2.9 menunjukkan potongan lempengan dari n-well setelah

langkah pemrosesan selesai. N+ dan p+ implants telah digunakan untuk
menambah tegangan treshold dari medan material. Parameter orbit elek-
trik tahanan n-well terukur ditempat antara n+ implant dengan dua metal
penghubung.
Gambar 2.9: N-well Resistor
2.3 N-well / Dioda substrat
Bentuk dioda diperoleh dengan penempatan n-well di p-substrat. Secara

umum karakterisristik DC dioda diperoleh dari persamaan dioda Shockley,
seperti dibawah :
( Vd )
ID = IS e nV t − 1 (2.4)
Arus ID adalah arus dioda; IS adalah arus saturasi; Vd adalah tegan-

gan penghubung dioda dimana anoda (material tipe p) diasumsikan positip
24 Well
menarik katoda (tipe n) dan Vt tegangan yang diakibatkan faktor panas yang
KT
diberikan dengan persamaan q
, dimana k = konstanta Boltzman yang be-
sarnya 1.3806 × 10−23 joule per derajat kelvin, T adalah temperatur dalam
kelvin, n adalah koefisien emisi, dan q adalah elektron yang nilainya 1.602 ×
10−19 coloumb.
2.3.1 Deplition(parasitic) Layer kapasitan
Silikon tipe n mempunyai banyak elektron yang bergerak , sementara
silikon tipe p mempunyai banyak lubang(hole) yang bergerak. Bentuk daerah

parasitik pada pertemuan pn dapat dilihat pada gambar 2.10.
Gambar 2.10: Formasi daerah parasitic di junction pn
Sebuah daerah parasitik adalah sebuah daerah dinodakan oleh gerakan

lubang atau elektron. Gerakan elektron bergerak melewati daerah per-
batasan, menuju dibelakang atom donor dan berubah menjadi nilai positip.
Kemudian yang terjadi perpindahan hole melewati junction , yang terja-
2.3 N-well / Dioda substrat 25
di untuk semikonduktor tipe p adalah sebagi well dengan sebuah hasil nilai
negatip. Atom tetap tiap sisi dari junction dengan daerah depletion bergerak
mendesak pada hole atau elektron yang telah melewati junction. Persamaan
nilai distribusi di dioda, mencegah lebih lanjut nilai dari perpotongan dioda
junction dan juga menimbulkan sebuah parasitik(depletion) kapasitan. Per-
samaan parasitik kapasitan, Cj dari pn junction dituliskan sabagai berikut :
Cjo
Cj = [ ( )]m (2.5)
1− Vd
φo
dimana Cjo kapasitan bias nol dari pn junction, yang berarti kapasitan
ketika tegangan yang melewati dioda adalah nol. Vd adalah tegangan yang
melewati dioda, m adalah koefisien ground dan ϕo dapat dirumuskan sebagai

berikut :
[ ]
NA ND
ϕo = VT .ln (2.6)
n2i
dimana NA dan ND adalah donor untuk semikonduktor tipe p dan tipe n,

KT
vT adalah persamaan tegangan akibat faktor panas q
( 26 mV pada suhu
kamar) dan ni adalah konsentrsi intrinsik silikon (ni =14.5 × 109 atom/cm3 ).
Sebagai contoh sebuah skema dioda dengan luas 100 × 100 µm2 dimana
substrat donor adalah 1016 atom/cm3 dan well donor 1016 atom/cm3 . bias
nol parasitik kapasitan adalah 100 aF/µm2 dan koefisien grade = 0.333.
asumsikan kedalaman n-well = 3 µm. Kita sekarang mencari harga ϕo dari
persamaan (2.6) :
26 Well
1016 .1016
ϕo = (.026).ln = 0.7 V
(14.5 × 109 )
Cjob (parasitik bias nol dalam) = (kapasitan per area).(area bawah/dalam) :
Cjob = (100aF/µm2 ).(100µm)2 = 1 pF
Cjos adalah parasitik bias nol samping, dan besarnya adalah :

Cjos =(kapasiatan per area).(kedalaman well).(perimater well) :
Cjos = (100aF/µm2 ).(3µm).(400µm) = 120 f F
Total kapasitan parasitik dioda antara n-well dan p-substrat adalah kombi-
nasi paralel bawah dan samping, bisa kita tuliskan seperti dibawah ,
Cjob Cjos C + Cjos

Cj = [ ( )]m + [ ( )]m + [ job( )] m
1 − Vφod 1 − Vφod 1 − Vφod
Dengan memasukkan nilai kedalam rumus diatas didapatkan harga :
1 pF + 0.120 pF
Cj = ( ( ))0.33
1 − V0.7d
2.4 Latihan Soal
• Dari layout yang tampak pada gambar 2.11, coba gambarkan cross-
sectional bahan pembentuknya ?
jawab :
2.4 Latihan Soal 27
Gambar 2.11: layout
Gambar 2.12: cross-sectional
• Hitung tegangan potensial sebuah dioda, jika diketahui lu-
asan dioda 100µ m2 , substrat doping=101 6 atom/cm3 ,
well doping=101 6 atom/cm3 , VT = 26 mV dan ni =

14, 5.109 atom/cm3
Jawab :
16
10 .10 16
ϕ0 = (0, 026).ln (14,5.10 9 )2 = 0, 7 V
• Hitung arus yang melewati PN junction, jika diketahui

JS = 1.10−8 dan skala = 1.10−6
Jawab :
IS = JS.L.W.skala.skala
28 Well
= 1.10−8 .100.100.1.10−6 .1.10−6

= 1.10−16 A
BAB 3
MOSFET
Didalam bab ini kita akan membicarakan operasional Mosfet. Pertama
kita akan mendifinisakan simbol untuk menandai Mosfet kanal-p dan mosfet
kanal-n, seperti tampak pada gambar 3.1. Gambar 3.1c merupakan simbol
kanal-n dimana substrate dihubungkan langsung ke VSS. Sedang gambar

3.1d merupakan kanal-p dimana well dihubungkan dengan VDD.
3.1 Kapasitan Mosfet
Pada gambar 3.2 merupakan gambar bagian potongan mosfet yang

menggambarkan bagian drain, source dan substrate.
3.1.1 Akumulasi
Untuk kasus ketika VGS < 0, dibawah kondisi gerakan hole dari substrate
ditarik dibawah gerbang oksida. Kapasitan antara gerbang elektroda dan
30 MOSFET
Gambar 3.1: Simbol MOSFET
substrate elektroda dirumuskan sebagai berikut :
Lef f
z }| {
εox . (L − 2.LD) .W
Cgb = (3.1)
T OX
dimana εox = 3.97.8.85 aF/ µm adalah konstanta dielektrik gerbang

oksida, W adalah lebar mosfet dan L-2.LD adalah efektif panjang kanal.
Kapasitan antara gerbang dan drain, dituliskan sebagai berikut :
εox .LD.W
Cgd = = Overlap kapasitan gerbang drain (3.2)
T OX
3.1 Kapasitan Mosfet 31
Gambar 3.2: Bagian potongan mosfet yang digunakan untuk perhitungan

kapasitan
Kapasitan ini dikhususkan didalam model SPICE dengan variabel
CGDO dan CGSO dengan unit satuan farad/meter. Estimasi Cgd atau Cgs
diukur sebagai model parameter dengan menggunakan persamaan :
εox .LD
Cgd = CGDO.W = .W (3.3)
T OX
dan
Cgs = CGSO.W (f arad) (3.4)
Total kapasitan tidak tergantung dari lebar dan panjang mosfet, tetapi
tergantung gerbang dan ground di dalam rangkaian seperti tampak pada
gambar 3.3 adalah penjumlahan dari Cgd , Cgs dan Cgb dan dapat dihitung
dengan persamaan :
′ εox
Cox = (f arad/meter2 ) (3.5)
T OX
′
Cox adalah kapasitan oksida yang besarnya sekitar 800 aF/µ m2 . Seperti
32 MOSFET
diketahui bahwa panjang dan lebar mosfet memberikan total kapasitan dari
gerbang mosfet ke ground adalah :
′
Cox = Cox .W.L (f arad) (3.6)
Gambar 3.3: Mosfet didalam akumulasi
3.1.2 Parasitik
Mengacu pada gambar 3.2, ketika Vgs tidak cukup negatip untuk menarik
beberapa hole besar dibawah oksida dan tidak cukup positip untuk menarik
beberapa elektron besar. Dibawah kondisi ini, permukaan dibawah gerbang

dikatakan parasitik. Pada gambar 3.4, Vgs ditarik dari beberapa tegangan
negatip, hole akan dipindahkan dibawah gerbang, meninggalkan ion pem-
beri yang memberi kontribusi sebuah harga negatip. Kita bisa lihat bah-
wa kita menambah Vgs sebuah kapasitan antara gerbang dan menyebabkan
kanal dibawah oksida tampak. Juga, sebuah parasitik kapasitan antara kanal
dan substrate terbentuk. Kapasitan antara gerbang dan source/drain adalah
overlap kapasitan sederhana, sementara kapasitan antara gerbang dan sub-
strate adalah kapasitan oksida seri dengan parasitik kapasitan. Parasitik
3.1 Kapasitan Mosfet 33
layer dapat dilihat pada gambar 3.4 yang dibentuk antara substrate dan
kanal yang terbentuk.
Gambar 3.4: Mosfet didalam Parasitik
3.1.3 Kekuatan terbalik
Ketika Vgs sangat besar > VT HN , sehingga Elektron yang begitu banyak
ditarik dibawah gerbang, permukaan ini dinamakan terbalik. Gambar 3.5
menunjukkan bagaimana kapasitan dari gerbang ke ground berubah sebagai

Vgs . Mosfet membuat kapasitor sangat baik ketika Vgs > VT HN + beberapa
ratus mV.
Gambar 3.5: Kurva kapasitan

34 MOSFET
3.1.4 Ringkasan
Dari pembahasan diatas, kita bisa menggambarkan simbol mosfet den-

gan kapasitan seperti tampak pada gambar 3.6. Dan nilai-nilai dari masing
kapasitan dapat dilihat pada tabel 3.1.
Tabel 3.1: Kapasitan mosfet

Nama Off Trioda Saturasi
1 ′
Cgd CGDO.W 2
.W.L.Cox CGDO.W
Cdb Cjdep Cjdep Cjdep
′
Cgb Cox .WLef f +CGBO.L CGBO.L CGBO.L
1 ′ 2 ′
Cgs CGSO.W 2
.W.L.Cox 3
.W.L.Cox
Csb Cjdep Cjdep Cjdep
Gambar 3.6: Simbol mosfet kapasitan
3.2 Tegangan Ambang (Threshold)
Permukaan semikonduktor/oksida terbalik ketika VGS lebih besar dari

VT HN . Dibawah kondisi demikian, sebuah daerah parasitik tampak antara
3.2 Tegangan Ambang (Threshold) 35
kanal terbalik dan substrate. Ketebalan daerah parasitik dirumuskan sebagai

berikut : √ √
2εsi ϕ 2εsi | ϕs − ϕF |
Xd = = (3.7)
qNA qNA
Dimana NA adalah banyaknya atom penerima didalam substrate, ϕs

adalah potensial elektrostatik pada interface silikon oksida dan besarnya
nilai potensial elektrostatik substrate tipe-p adalah sebagai berikut :
kT NA
ϕF = − ln (3.8)
q ni
Dimana ni adalah pembawa konsentrasi intrinsik silikon yang besarnya
14.5 × 109 atom/cm3 . Daerah parasitik pada semikonduktor tipe p hampa
dari gerakan hole. Tidak adanya hole didaerah ini memindahkan sebuah
harga negatip yang seharusnya ke atom penerima yang tersisa. Besarnya
setara untuk harga tertarik dibawah gerbang. Besarnya daerah nilai/unit

adalah sebagai berikut :
√
Q′b = qNA XD = 2εsi qNA | ϕs − ϕF | (3.9)
Jika permukaan potensial elektrostatik pada interface oksida, ϕs , adalah

sama dengan potensial elektrostatik bulk ϕF (ϕs =ϕF dan Q′b =0), mosfet
akan beroperasi pada mode akumulasi, atau mosfet off. ϕS dan ϕF mem-
punyai harga negatip. Banyaknya hole pada permukaan semikonduktor
oksida adalah NA , mempunyai konsentrasi sama sebagai bulk. Pada saat
Vgs bertambah, permukaan potensial menjadi lebih positip. ketika ϕS =0,
36 MOSFET
permukaan dibawah oksida menjadi menipis. Ketika ϕS =-ϕF (nilai positip),

kanal terbalik dan konsentrasi elektron pada interface oksida semikonduktor
adalah sama untuk konsentrasi substrate donor. Nilai Vgs ketika ϕs =-ϕF
didifinisikan sebagai tegangan threshold, Vthn . Catatan bahwa permukaan
potensial berubah menjadi 2ϕF antara kekuatan terbalik dan parasitik.
Untuk Vgs =Vthn (ϕs =-ϕF ), harga tetap negatip didalam daerah parasitik
adalah sebagai berikut :
√
Q′bo = 2qNA εsi | −2ϕF | (3.10)
Dengan satuan coulomb/m2 . Dengan asumsi bahwa substrate dan
source terhubung bersama ke ground. Jika source dari mosfet kanal n pada
potensial yang lebih tinggi dari substrate, perbedaan potensial diberikan
dengan VSB ; harga negatip didalam daerah parasitik menjadi
√
Q′b = 2qNA εsi | −2ϕF + VSB | (3.11)
Sebagai contoh soal, substrate donor 1015 atom/cm3 , Vgs =Vthn dan
Vsb =0, perkirakan potensial elektrostatik didalam daerah substarte dan

pada interface semikonduktor oksida, parasitik lebar layer, dan harga yang
terdapat di daerah parasitik dan daerah terbalik dibawah gerbang. Potensial
elektrostatik substrate :
KT NA 1015
ϕF = − ln = −26 mV.ln = −290 mV
q ni 14.5X109
dan selanjutnya potensial elektrostatik didalam daerah substrate dan pada

interface semikonduktor oksida (Vgs =Vthn ), ϕs adalah 290 mV. Lebar layer
parasitik adalah :
√
2 × 11.7 × (8.85 × 10−18 F/µm)(2 × 0.29V )
Xd =
(1.6 × 10−19 atom
C
)(1015 atom
cm3
cm3
)( 1012 µm3
)
Dan harga yang terkandung pada daerah, dari persamaan 3.10 atau 3.11
dengan ϕs =-ϕF , maka didapatkan harga :
( )( )( )
C atom cm3
Q′bo = qNA Xd = 1.6 × 10−19
1015 (0.866µm)
atom cm3 1012 µm3
aC
= 139
µm2
Mempertimbangkan mosfet pada gambar 3.7. Kita akan mengasumsikan
bahwa Vgs =Vthn seperti yang sudah dibicaran sebelumnya. Potensial yang
′
melewati kapasitan gerbang oksida, Cox adalah :
Q′bc
Vbc = ′
(3.12)
Cox
Permukaan potensial berubah, Vc (=∆ϕs ), dari persamaan kasus adalah

2ϕF . Potensial memerlukan untuk merubah permukaan potensial dan
melemahkan harga parasitik layer yang diberikan persamaan dibawah :
Q′b
VB = ′
− 2ϕF (3.13)
Cox
Penambahan harga positip tampak pada interface oksida silikon dise-

38 MOSFET
babkan oleh ketidaktepatan selama pertumbuhan gerbang oksida atau

sebagai hasil dari sebuah penanaman ion menggunakan untuk mengatur
tegangan ambang mosfet. Kita akan memanggil harga positip Q′ss dengan
satuan unit coloumb/area. Persamaan (3.13) bisa dituliskan kembali seperti
berikut :
Q′b − Q′ss
VB = ′
− 2ϕF (3.14)
Cox
Gambar 3.7: Perhitungan tegangan ambang
Komponen akhir memerlukan untuk menentukan tegangan ambang

adalah hubungan potensial antara titik D (bulk) dan titik A (gerbang)
didalam gambar 3.7. Perbedaan potensial antara material didalam sistem
MOS ditunjukkan pada gambar 3.8. Penambahan hubungan potensial, kita
mendapatkan (ϕG -ϕox )+(ϕox -ϕF )=ϕG -ϕF . Hubungan potensial antara bulk
dan gerbang poly, kita dapat mengasumsikan n+ poly dengan konsentrasi
ND , diberikan dengan persamaan :
[ ]
kT ND,poly kT NA
ϕms = ϕG − ϕF = ln + ln (3.15)
q ni q ni
Tegangan ambang, VT HN , diberikan sebagai berikut :
Q′b − Q′ss
VT HN = ′
− 2ϕF − ϕms (3.16)
Cox
Q′bo − Q′ss Q′bo − Q′ b
= −ϕms − 2ϕF + ′
− ′
(3.17)
Cox Cox
√
Q′bo − Q′ss 2qεsi NA [√ √ ]
= −ϕms −2ϕF + ′
+ ′
| 2ϕF | +V SB − | 2ϕF | (3.18)
Cox Cox
Ketika source dihubung-pendek ke substrate , VSB =0, kita dapat men-

difinisikan substrate bias nol atau tegangan bias ambang nol sebagai berikut :
Q′bo − Q′ss
VT HN = −ϕms − 2ϕF + ′
(3.19)
Cox
Kemudian kita mendifinisikan koefisien body effect atau faktor body dengan :
√
2qεsi NA
γ= ′
(3.20)
Cox
Persamaan (3.18 dapat dituliskan kembali sebagai berikut :
(√ √ )
VT HN = VT HN o + γ | 2ϕF | +VSB − | 2ϕF | (3.21)
Perlu dicatat bahwa sebuah tegangan dinamakan tegangan flatband VF B

harus diaplikasikan untuk permukaan potensial interface semikonduktor
40 MOSFET
Gambar 3.8: Hubungan potensial antara poly dan substrate
oksida, ϕs , menjadi potensial yang sama sebagai permukaan potensial bulk,
ϕF , tegangan flatband dirumuskan sebagai berikut :
Q′ss
VF B = −ϕms − (3.22)
c′ox
Tegangan bias ambang nol dapat ditulis sebagi bentuk tegangan flatband
sebagai berikut :
Q′bo
VT HN O = VF B − 2ϕF + ′
(3.23)
Cox
3.3 Karakteristik Mosfet 41
3.3 Karakteristik Mosfet
3.3.1 Mosfet Beroperasi Pada Daerah Trioda
Pada gambar 3.9, dimana VGS > VT HN , sehingga permukaan dibawah ox-
ida terbalik dan VDS < 0, dan menyebabkan sebuah arus mengalir dari drain
ke source. Kami mengasumsikan bahwa VDS cukup kecil sehingga tegangan
treshold dan lebar depletion layer dianggap konstan.
Gambar 3.9: Daerah Mosfet trioda
Kami harus mendapatkan pengisian penyimpanan pada kapasitansi

′
oksida COX . Tegangan terutama source mosfet, kanal sebesar y dari source
dengan label V (y). Perbedaan potensial antara gate elektroda dan kanal
adalah VGS − V (y). Nilai luas pengisian/unit didalam invers layer adalah
sebagai berikut:
42 MOSFET
Q′ch = C ′ ox.[VGS − V (y)] (3.24)
Kami tahu bahwa pengisian Q′b didalam invers layer dari aplikasi tegangan
treshold, VT HN , penting bagi konduksi antara drain dan source. Pengisian
ini diberikan oleh persamaan :
Q′b = C ′ ox.VT HN (3.25)
Total pengisian yang memungkinkan didalam kanal untuk konduksi se-

buah arus antara drain dan source , diberikan sebuah persamaan :
Q′l = C ′ ox.(VGS − V (y) − VT HN ) (3.26)
Dimana Q′i adalah pengisian didalam invers kanal. Difersensial resistan

daerah kanal dengan panjang dy dan lebar W adalah sebagai berikut:
ef f.sheet.res
z}|{
1 dy
dR = ′
. (3.27)
µn Ql (y) W
Dimana µn pergerakan elektron rata-rata melewati kanal unit dengan

m2 /V.det. Pergerakan adalah sebuah perbandingan kecepatan elektron
cm/det dengan medan listrik V/cm. Untuk kanal yang pendek dalam
peralatan, pergerakan menurun ketika kecepatan pembawa mulai saturasi.
Ini yang menyebabkan adanya efektive sheet resistance seperti pada per-
samaan 3.27 bertambah, hasilnya adanya penurunan arus drain. Penurunan
tegangan deferensial resistan diberikan dengan persamaan:
ID
dV (y) = ID .dR = .dy (3.28)
W.µnQ′l (y)
Atau dengan subtitusi persamaan 3.26, kita bisa dapatkan persamaan

baru sebagai berikut:
′
Id.dy = W.µnCox (VGS − V (y) − VT HN ).dV (y) (3.29)
Untuk nilai parameter dari Mosfet tipe n, diberikan persamaan:
′ εox
KPn = µn .Cox = µn . (3.30)
T OX
dan untuk parameter nilai Mosfet tipe P adalah:
′ εox
KPp = µp .Cox = µp . (3.31)
T OX
Arus bisa didapat dari sisi kiri persamaan 3.29 dari source ke drain, den-
gan kata lain dari 0 sampai L dan dari sisi kanan mulai dari 0 sampai VDS ,
seperti yang ditunjukkan dibawah ini:
∫ L ∫ VDS
ID dy = W.Kpn . (VGS − V (y) − VT HN ).dV (y) (3.32)
0 0
atau
44 MOSFET
W V2
ID = Kpn . .[(VGS − VT HN )VDS − DS ] (3.33)
L 2
untuk VGS = VT HN dan VDS 5 VGS − VT HN
dan kita dapat menuliskan kembali persamaan 3.33 dengan memasukkan

parameter trans konduktance:
W
β = Kpn . (3.34)
L
atau
2
VDS
ID = β.[(VGS − VT HN )VDS − ] (3.35)
2
Perhitungan yang sama untuk Mosfet kanal P, adalah sebagai berikut :
W V2
ID = Kpp . .[(VSG − VT HP )VSD − SD ] (3.36)
L 2
untuk VSG = VT HP dan VSD 5 VSG − VT HP
3.3.2 Daerah Saturasi
Ketika sebuah Mosfet dioperasikan dengan mengambil kanalnya, yang berarti

bahwa VDS > VGS − VT HN dan VGS > VT HN , dan ini beroperasi pada daerah
saturasi. Dengan mensubtitusikan VDSs at ke persamaan 3.33 maka didapat,
Kpn W β
ID = . .(VGS − VT HN )2 = .(VGS − VT HN )2 (3.37)
2 L 2
untuk VDS > VGS − V T HN dan VGS 6 VT HN
Gambar 3.10: Daerah Mosfet trioda Saturasi
Kami dapat mendefinisikan sebuah panjang kanal elektrik Mosfet sebagai
selisih antara panjang kanal yang ada, sisi difusi yang kecil dan lebar layer
depletion Xdt , diantara drain n+ dan kanal dibawah gate oksida, maka,
Lelec = Ldrawn − Xdt (3.38)
Dengan subtitusi persamaan 3.37, kita mendapatkan arus drain yang

lebih baik,
Kpn W
ID = . (VGS − VT HN )2 (3.39)
2 Lelec
Secara kualitatif yang berarti lebar layer depletion bertambah dengan

46 MOSFET
naiknya nilai VDS , arus drain akan naik sesuai harapan. Efek ini dinamakan
modulasi panjang kanal. Untuk menentukan perubahan didalam arus out-
put dengan tegangan-source-drain, kita dapat menurunkan persamaan 3.39
dengan VDS , atau
∂ID Kpn W dLelec 1 dXdl

= 2
. = ID [ ] (3.40)
∂VDS 2 Lelec dVDS Lelec dVDS
atau jika
1 dXdl
λc = [ . ] (3.41)
Lelec dVDS
Gambar 3.11: Kurva Karakteristik Mosfet
λc merupakan parameter panjang kanal modulasi, yang mempunyai range

nilai dari lebih besar dari 0,1 untuk kanal devais pendek sampai 0,01 untuk
kanal devais panjang. Persamaan 3.39 dapat dituliskan kembali, sehingga
3.4 Latihan Soal 47
persamaan menjadi:
Kpn W
ID = . (VGS − VT HN )2 [1 + λc(VDS − VDS,sat ] (3.42)
2 L
Untuk aplikasi digital, kami akan mengasumsikan nilai λc=0, sedangkan

untuk aplikasi analog terukur normal. Sedangkan kurva karakteristik kanal
Mosfet seperti terlihat pada gambar 3.11.
3.4 Latihan Soal

′
• Jika ketebalan oksida mosfet adalah 40 Ao , berapakah nilai Cox ?.
Jawab :
′
Cox = ϵox .Tox = (8, 85x3, 97aF/m)/(40x10−10 m) = 8, 784f F/m2
• Dari gambar 3.12 dibawah ini, hitunglah nilai arus drain total Id
rangkaian ?
Gambar 3.12: Rangakaian CMOS
Jawab :
Dari hukum kirchof’s, maka nilai Id=Id1+Id2+Id3+Id4. sehingga se-
tiap mosfet mempunyai Kp, Vgs, Vds dan Vthn yang sama maka,
[ ]
VDS 2
Id = KPn W 1+W 2+W
L
3+W 4
(VGS − VT HN )VDS − 2
48 MOSFET
Id = KPn W 1+W 2+W

L
3+W 4
[(VGS − VT HN )2 ]
dari persamaan diatas nilai total arus drain sama dengan jumlah dari
lebar (width) Mosfet, yaitu W1+W2+W3+W4.
BAB 4
Model Mosfet Analog
4.1 Model Mosfet Untuk Frekuensi Rendah
Pada pembahasan sebelumnya, tegangan treshold sebuah n-kanal Mosfet
dirumuskan sebagai berikut :
√
VT HN = V F B + P HI + K1. P HI + VSB − K2.(P HI + VSB ) (4.1)
Arus drain n-kanal Mosfet pada daerah saturasi,VDS > VGS − V T HN ,

diberikan dengan persamaan :
M U Z.COX .W
ID = (VGS − VT HN )2 [1 + (λc + λm )(VDS − VDs,sat )] (4.2)
2.L
dimana λc adalah parameter modulasi panjang kanal dan λm adalah param-

50 Model Mosfet Analog
eter modulasi bergerak. Yang didefinisikan sebagai berikut :
′ W W
β = M U Z.COX . = KP. (4.3)
L L
sehingga arus drain pada daerah saturasi dapat dituliskan sebagai,
β
ID = (VGS − VT HN )2 )(1 + λ.VDS ) (4.4)
2
Dimana kami mengasumsikan bahwa VDS,sat mendekati 0 dan λ = λc +λm .
Arus drain n-kanal Mosfet pada daerah trioda atau linier adalah VDS <
VGS − VT HN , diberikan dengan persamaan,
2
VDS
ID = β[(VGS − VT HN ).VDS − ] (4.5)
2
Ketika Mosfet dioperasikan pada daerah sub-treshold, VGS < VT HN , arus
drain dengan asusmsi VDS < VT HN -100 mV, didapat persamaan,
W KT 2 1.8 q−(V gs−V thn)/N o−KT W

ID,weak = KP. .( )e e = IDo . .eq(V gs−V thn)/N o.KT
L q L
(4.6)
4.1.1 Model Mosfet Signal Rendah Daerah Saturasi
Mengacu rangkaian seperti yang digambarkan pada gambar4.1 Apa yang

terjadi untuk arus drain ketika memasukkan unsur tegangan AC, vgs . Kita
asumsikan bahwa VGS >> vgs atau dengan kata lain signal AC sangat kecil
4.1 Model Mosfet Untuk Frekuensi Rendah 51
dibanding tegangan bias DC atau arus bias DC. Ketika Mosfet berada
pada daerah saturasi, VDS > VGS −VT HN , total arus drain (AC+DC) adalah :
V
β z }| {
GS
iD = id + ID = (VGS + vgs −VT HN )2 (1 + λ.VDS ) (4.7)

2
Gambar 4.1: Rangkaian forward transkonduktance
Dengan memasukkan unsur trans-konduktance, gm dari Mosfet, maka

didapat persamaan:
∂iDS IDS=const
gm = [ ] = β(VGS + vgs − VT HN )(1 + (λc + λm ).VDS ) (4.8)
∂vGS VGS =const
Gambar 4.2 menggambarkan sebuah model rangkaian dari pengem-

bangan gambar sebelumnya. Catatan sumber DC dihilangkan; rangkaian
adalah sebuah model Mosfet AC signal rendah. Kita berpendapat bahwa
Mosfet sebagai sebuah sumber arus dengan tegangan terkontrol atau sebuah
penguat transkonduktance. Mengacu pada persamaan 4.8, ketika vgs
menjadi pembanding amplitudo terhadap VGS , variasi transkonduktance
Gambar 4.2: Model rangkaian signal rendah
dapat ditunjukkan pada penambahan penguatan.
Jika tegangan Mosfet AC cukup kecil, sehingga vgs << VGS dan hasil
perkalian AC dan komponen DC tegangan drain-source dengan parameter
modulasi kurang dari 1, maka 1 >> (λc + λm)(vds + VDS ), sehingga

persamaan 4.8 dapat dituliskan kembali sebagai,
√
gm = β(VGS − VT HN ) = 2.β.ID (4.9)
Dari gambar 4.2 terlihat bahwa RMS AC arus drain diberikan,
id = gm vgs (4.10)
Mosfet transkonduktance beroperasi pada weak inversion, atau bisa

dinyatakan dalam persamaan,
4.2 Model Mosfet Frekuensi Tinggi 53
V
z }|GS
{ KT.N o ID,weak
vgs + VGS = .Ln[ ] + VT HN (4.11)
q IDo . W
L
Transkonduktance selanjutnya dinyatakan dengan,
KT.N o
−1 ∂V gs VGS=const q ID
gm =[ ]ID=const = ⇒ gm = (4.12)
∂iD ID,weak VT .N o
KT
dimana sebutan weak inversion telah di drop dari ID dan VT = q
=
26mV , dengan T=300 K. Mosfet Konduktance bertamb ah linier dengan
ID , sementara ketika operasi berjalan pada strong inversion, konduktance
bertambah seperti root ID .
4.2 Model Mosfet Frekuensi Tinggi
Untuk mendapatkan model mosfet frekuensi tinggi, dengan menam-
bahkan kapasitance Mosfet ke model frekuensi rendah. Gambar 4.3

menggambarkan model frekuensi tinggi.
Gambar 4.3: Model Mosfet signal-rendah Frekuensi Tinggi

4.3 Efek Temperatur Pada Mosfet
Tegangan treshold dan parameter trans-konduktance berubah terhadap

temperatur. Perubahan tegangan treshold dapat dihubungkan dengan keter-
gantungan temperatur permukaan potensial inversion, yang dirumuskan den-
gan,
P HI.T 3kT T Eg (T o).T

ϕ(T ) = P HI(T ) = − .Ln( − + Eg (T ) (4.13)
To q To To
dimana Eg , dalam eV(1eV = 1, 6x10−19 J), besarnya Bandgap energi si-
likon yang besarnya,
T2
Eg (T ) = 1, 16 − (702x10−6 ). (4.14)
T + 1108
Koefisien temperatur tegangan treshold berada pada range
− 100o Csampai100o C, dapat diestimasi dengan,
1 dVT HN ppm
T CVT HN = . = − 3000 o (4.15)
VT HN dT C
VT HN (T ) = VT HN (T o)[1 + T CVT HN .(T − T o)] (4.16)
Ketergantungan temperatur parameter transkonduktance didapat dari keter-

gantungan temperatur pergerakan dimana T dalam kelvin yang dirumuskan,
T −1,5
µ(T ) = µ(T o).( ) (4.17)
To
4.4 Latihan Soal 55
atau
T −1,5
Kp(T ) = Kp(T o).( ) (4.18)
To
4.4 Latihan Soal
• Hitunglah nilai ID danVGS pada rangkaian seperti gambar 4.4 dibawah

ini?.
Gambar 4.4: Rangkaian analog mosfet
Jawab :
Gate dan drain di Pmos dihubungkan, sehingga akan terjadi saturasi

KPp W
jika VGS ≥ VT HP . sehingga ID = 2 L
(VGS − VT HP )2
ID = 40 10
2 1
(VGS − 0, 9)2
5−VGS
dari analisis rangkaian, KVL maka ID = 100
Dari dua persamaan didapat, ID = 40 10

2 1
(VGS − 0, 9)2 =ID = 5−VGS
100
maka nilai VSG didapat (1,33 V dan 0,42 V). Karena Mosfet bera-
da dalam daerah saturasi, maka arus ID mengalir di rangkaian jika
VGS ≥ VT HP , sehingga VGS = 1, 33 V dan ID = 36, 7µ A.
• Hitung ID , VDS pada rangkaian mosfet pada gambar 4.5 dibawah ini,
Jawab :
Gambar 4.5: Rangkaian analog mosfet
Asumsi Mosfet berada pada daerah trioda, maka

[ ]
VDS 2
ID = KPn W L
(V GS − VT HN )V DS − 2
[ ]
V 2
ID = 120 10
2
(3 − 0, 8)VDS − DS 2
5−VDS
Dari analisis rangkaian didapat ID = 200K
[ ]
VDS 2
sehingga dari dua persamaan didapat, 120 10
2
(3 − 0, 8)VDS − 2
=
5−VDS
200K
VDS didapat nilai 4,39 V dan 19 mV. Karena mosfet berada di daerah
trioda, maka VDS = 19 mV dan ID = 24, 9 A.

BAB 5
Model Digital
5.1 Model Mosfet Digital
Gambar 5.1: Rangkaian switching Mosfet
Dengan mengacu rangkaian Mosfet pada gambar 5.1. Setingnya jika Mos-
fet kondisi off, VGS =0, dan drain Mosfet pada posisi VDD. Jika gate Mosfet
dialiri tegangan dari 0 ke VDD, maka besarnya arus ID adalah:
KPn W β
ID = . .(V DD − VT HN )2 = (V DD − VT HN )2 (5.1)
2 L 2
58 Model Digital
Gambar 5.2: Model Mosfet Digital Sederhana
Mosfet dimodelkan menjadi sebuah rangkaian seperti tampak pada gam-
bar 5.2. Ketika VGS > V DD/2, switch dalam posisi tertutup sehingga nilai
VGS kurang dari VDD/2 dan switch terbuka. Pada model derivatif, asumsi
bahwa input transisi terjadi pada waktu 0; rise time sama dengan 0, sehingga
switch pada titik itu dalam kondisi terbuka atau tertutup.
Sebuah estimasi untuk resitansi antara drain dan source Mosfet ditunjukkan
dengan persamaan,
2
V DD ′ W
Rn = = Rn . (5.2)
2
. L .(V DD − VT HN )
KPn W
L
Aplikasi model parameter Mosfet untuk model digital, risistant dapat

dituliskan dalam bentuk model parameter BSIM sebagai berikut:
2L.V DD ′ L
Rn = ′ = R . (5.3)
M U Z.C .W (V DD − VT HN )2 n
W
5.1.1 Efek Kapasitip
Kita bisa tambahkan kapasitan ke Mosfet switching ke model pada gam-

bar 5.2. Mengacu Mosfet yang ditunjukkan pada gambar 5.3 dengan
5.1 Model Mosfet Digital 59
Gambar 5.3: Rangkaian switching Mosfet dengan kapasitan
kapasitan Cox antara elektroda gate-drain dan gate-source. Kapsitan ini

ketika Mosfet berada pada daerah trioda. Pada model ini akan mengabaikan
source kapasitan depletion dan menanamkan ke substrat. Ketika input
pulsa dalam transisi dari 0 ke VDD, output transisi dari VDD ke 0. Arus
melewati Cgd (Cox /2), asumsi transisi linier, maka besarnya arus tersebut,
dVgd Cox V DD − (−V DD) V DD dVDS

I = Cgd . = . = Cox . = Cox . (5.4)
dt 2 △t △t dt
Tegangan yang melewati Cgd berubah menjadi VDD/2. Arus mengalir

pada kapasitan ini arus drain mosfet seperti pada gambar 5.3. Kita dapat
menghilangkan Cgd dari gate ke ground dan dari drain ke ground dengan nilai
2Cgd atau Cox . Model switching Mosfet yang lebih kompleks dapat dilihat
pada gambar 5.4.
60 Model Digital
Gambar 5.4: Model Digital Mosfet Kompleks
5.1.2 Proses Karakteristik Waktu Konstan
Pertanyaan penting yang harus dijawab adalah ”Berapa kecepatan switching
intrisik Mosfet?”, dengan melihat kembali gambar 5.3 dan gambar 5.4, kita
dapat melihat sebuah konstanta waktu intrisik Rn Cox . Jika drain diisi ke
VDD seperti pada gambar 5.3 dan input switch dari 0 ke VDD, tegangan
output akan mempunyai delay dengan sebuah waktu konstan Rn Cox . Untuk
transistor kanal-n, diberikan dengan persamaan:
′
2L.V DD ′ 2L2 Cox .V DD
Γn = Rn Cox = .C W L =
KPn W (V DD − VT HN )2 KPn W (V DD − VT HN )2
(5.5)
5.1.3 Delay dan Transisi Waktu
Dengan mengacu pada gambar 5.5, Kurva yang diatas merupakan repre-
sentasi input dari sebuah gerbang logic. sedangkan kurva dibawahnya meru-
pakan representasi output gerbang logika. Dalam kurva tersebut, tr mewakili
tegangan input waktu transisi dari kondisi low ke high, sedangkan tf mewak-
5.1 Model Mosfet Digital 61
Gambar 5.5: Diagram Waktu delay dan Transisi
ili tegangan input saat transisi dari high ke low. Sedangkan untuk output
pada kondisi yang sama diberi label dengan tLH dan tHL . Waktu delay an-
tara kondis input dan output berkisar 50 % yang dinotasikan dengan tP LH

dan tP HL , hal ini tidak berlaku mutlak 50 % tapi tergantung perubahan dari
low ke high dan dari high ke low. Untuk rangkaian RC waktu delay dapat
dihitung dengan rumus :
tdelay = 0, 7.RC (5.6)
dan waktu transisi dinyatakan dengan persamaan:
trise = 2, 2.RC (5.7)
Untuk rangkaian model digital seperti tampak pada gambar 5.4, kita akan
asumsikan bahwa waktu propagasi delay, baik dari high ke low atau dari low
ke high, bisa dinotasikan dengan suatu konstanta,
tP HL , tP LH = Rn,p .Ctot (5.8)

62 Model Digital
dan untuk output waktu transisi dari dirumuskan sebagai berikut:
tHL , tLH = 2.Rn,p .Ctot (5.9)
dimana Ctot kapasitan total dari drain ke ground dan Rn,p adalah resistan
efektif Mosfet baik tipe N ataupun tipe P.
5.2 Soal latihan
• Estimasi proses karakteristik konstanta waktu untuk CN20,kedua tipe
n dan p menggunakan BSIM model paremeter.?
Jawab :
Kita dapat mulai menjawab pertanyaan diatas dengan mencari ni-

′ ′
lai Rn danRp menggunakan persamaan 5.3, untuk kanal-n, Rn =
′ L 2.V DD 2.5.(L/W )
Rn = W
= ′ .L
M U Z.Cox (V DD−VT HN )2 W
= 2 8 2 =
(598 cm )(800 aF
)( 10 µ 2m )(5−0,83)2
V.s µ m2 cm
L
12 kΩ . W
dan untuk kanal-p maka,

′ L
2.5. W
L
Rp = Rp . W = 2 82 (5 − 0, 92)2 = 36 K Ω . W
L
(211 cm
Vs
)(800 aF2 ) 10
cm
)
cm
Karakteristik proses waktu konstan untuk panjang minimum devais

diberikan dengan persamaan:
Γn = Rn Cox = 12K. 2µWm .[800. µm

aF
2 ).W (2µm) = 38ps dan
Γp = Rp Cox = 3Γn = 114ps.
5.2 Soal latihan 63
• Dengan Perhitungan manual, estimasikan risetime dan delay time pada

rangkaian gambar 5.6 dibawah ini,
Gambar 5.6: Rangkaian yang dihitung
Jawab :
Resisten efektive untuk Mosfet kanal-n, misal Rn = 12K. 32 µ m
µ m
=
8 K Ω. dan untuk kanal-p, Rp = 24 K ω. Cox didapat dari
2 µ m.3 µ m.800 aF/ µ m2 = 4, 8 f F . Sementara waktu delay un-

tuk kanal-n adalah, tP HL = 438 ps dan falltime, tP LH = 1, 3ns dan
tLH = 2, 6ns.
BAB 6
Rangkaian Digital CMOS
6.1 Inverter
Gambar 6.1: CMOS Inverter, skematik dan simbol logika
Inverter CMOS merupakan building block dasar untuk desain rangkaian

digital. Seperti yang ditunjukkan pada gambar 6.1, adalah inverter dengan
input A dan output A. Ketika input inverter dihubungkan ke ground(0V),
ouput ditarik sebesar 5 V oleh transistor P, sehingga nilai ouput adalah 0V.
66 Rangkaian Digital CMOS
Dan ketika input inverter terhubung dengan VDD, maka output inverter di-
tarik ke ground oleh transistor N, sehingga nilai output inverter menjadi 0V.
CMOS inverter mempunyai beberapa karakteristik, diantaranya: statik pow-
er dissipation dari CMOS inverter praktis nol, dan logic switching treshold
dari inverter dapat diubah ukuran devaisnya.
6.1.1 Karakteristik DC
Gambar 6.2: CMOS Inverter dan Kurva Karakteristik
Dengan melihat gambar 6.2, Pada daerah 1 transfer karakteristik, tegan-

gan input cukup kecil, sehingga M1 dalam kondisi off dan M2 dalam kondisi
On(VSG >> VT HP ). Adanya penambahan Vin, kedua transistor M2 dan M1
mulai On (region 2). Penambahan Vin menyebabkan M2 menjadi off dan
M1 menjadi on, seperti yang terlihat pada daerah 3.
Maksimum tegangan output ”high” diberi tanda VOH tegangan output ”low”
diberi notasi VOL . Titik A dan B pada kurva didefinisikan sebagai slope
kurva transfer sebesar -1. Tegangan input kurang dari atau sama dengan
6.1 Inverter 67
tegangan VIL ,digambarkan dengan titik A yang merupakan sebuah logika

rendah dari input inverter. Tegangan input lebih atau sama dengan VIH ,
digambarkan pada titik B, yang berarti mempunyai logika tinggi pada input
inverter. Tegangan input diantara VIL dan VIH tidak menggambarkan se-
buah logika yang valid untuk level tegangan. Idealnya perbedaan di VIL dan
VIH adalah nol.
6.1.1.1 Noise Margin
Noise margin dari sebuah gerbang logika atau rangkaian logika merupakan
indikasi bagaimana well dari suatu gerbang akan melakukan dibawah kondisi
noise. Noise margin untuk tingkatan high level mempunyai persamaan,
N MH = VOH − VIH (6.1)
dan noise margin untuk tingkatan low level adalah,
N ML = VIL − VOL (6.2)
Untuk VDD=5 V, ideal noise margin adalah 2,5 V; sehingga N ML = N MH =

V DD
2
6.1.1.2 Inverter Switching Point
Mengacu pada gambar 6.3, titik C menghubungkan ke titik pada kurva

ketika tegangan input sama dengan tegangan output. pada titik itu, tegan-
gan input atau output dinamakan tegangan swithing point inverter, Vsp dan
kedua Mosfet inveter dalam daerah saturasi. Ketika arus drain disetiap Mos-
fet harus sama, maka:
βn βp
(Vsp − VT HN )2 = (V DD − Vsp − VT HP )2 (6.3)
2 2
√
βn
βp
.VT HN+ (V DD − VT HP )
Vsp = √ (6.4)
1 + βnβp
Gambar 6.3: Perubahan Karakteristik inverter, dengan swithing point
6.1.1.3 Karakteristik Switching
Prilaku switching inverter dapat dirumuskan dengan menguji parasit kap-

asitan dan resistan inverter. Dengan melihat inverter yang diperlihatkan pa-
da gambar 6.4 dengan ekueivalen model digital. Meskipun model yang diper-
lihatkan keduanya terbuka, dalam prakteknya satu switching dalam kondisi
6.1 Inverter 69
tertutup, menjaga output tetap menghubungkan ke VDD dan ground. perlu

dicatat bahwa efektif input kapasitan inverter dapat ditulis dengan,
3
Cin = (Cox1 + Cox2 ) = Cinn + Cinp (6.5)
2
dan efektif output kapasitan inverter sangat sederhana,
Cout = Cox1 + Cox2 = Coutn + Coutp (6.6)
Intrisic propagation delay inverter adalah,
tP LH = Rp2 .Cout (6.7)
tP HL = Rn1 .Cout (6.8)
Gambar 6.4: Karakteristik switching Inverter CMOS mengggunakan model

digital
6.1.1.4 Osilator Ring
Banyaknya rangkaian invereter ganjil seperti tampak pada gambar 6.5

mempunyai bentuk close loop dengan umpan balik (feedback ) positip , ini
merupakan sebuah osilator ring. Osilasi frekuensinya diberikan dengan per-
Gambar 6.5: Osiilator ring dengan 5 stage
samaan :
1
fosc = (6.9)
n.(tP HL + tP LH )
dengan asumsi bahwa semua inverter adalah identik dan n merupakan

banyaknya inverter ganjil pada osilator ring.
Mengacu pada kasus ketika sebuah inverter dengan ukuran minimal yang
digunakan, dibawah kondisi tertentu, Ctot diberikan persamaan sebagai
berikut:
C C
z}|{
out
z}|{
in
Ctot = 2Cox + 3Cox = 5Cox (6.10)
′
dimana Cox =2µm.3µm.Cox , sehingga:
2
tP HL + tP LH = (Rn1 + Rn2 )Ctot = (12K + 36K) .5Cox = 160K.Cox (6.11)
3
Pada kasus pengaturan ukuran inverter untuk manyamakan waktu propa-

gasi. Delay juga identik, W2 harus sama dengan 3W1, sehingga menambah
6.1 Inverter 71
besarnya kapasitan oxide M2, atau
Cox2 = 3Cox1 (6.12)
sehingga,
C C
z}|{
out
z}|{
in
Ctot = 4Cox + 6Cox (6.13)
dan propagasi delay diberikan dengan persamaan :
2 2
tP HL + tP LH = (12K + 36K )10Cox = 160K.Cox (6.14)
3 9
6.1.1.5 Desipasi Power Dinamis
Gambar 6.6: Desipasi Power Dinamis Inverter CMOS
Dengan melihat gambar 6.6, Setiap waktu invereter berubah statenya,

dalam kondisi mengisi kapasitor Ctot atau membuang isi kapasitor di Ctot ke
ground. Jika gelombang kotak merupakan input inverter dengan periode T
dan frekuensi fclk , besarnya arus yang mengalir jika inverter kondisi pull dari
VDD, ini terjadi jika P-mos dalam konsisi on, maka besarnya arus adalah :
QCtot V DD.Ctot
Iavg = = (6.15)
T T
rata-rata desipasi power dinamis pada inverter adalah :
Ctot .V DD2
Pavg = V DD.Iavg = = Ctot .V DD2 .fclk (6.16)
T
Perlu dicatat desipasi power merupakan sebuah fungsi frekuensi clock. Usaha
yang harus dilakukan adalah bagimana mengurangi desipasi power.
6.1.2 Soal Latihan1
1. Estimasi besarnya βn dan βp, sehingga tegangan switching CMOS

inverter adalah 2,5 V. Asumsi tegangan VDD=5 V.
Jawab :
βn
Mengacu pada persamaan 6.4 dengan Vsp =2,5 V untuk ratio βp
, nilai
pendekatannya adalah : βn = βp = KPn . W
L1
1
= KPp . W
L2
2
kita tahu
bahwa KPn = 3KPp , untuk Vsp =2,5 V, maka W2=3W1.
6.2 Gerbang Logika Statik 73
6.2 Gerbang Logika Statik
6.2.1 Karakteristik DC Dari Gerbang NAND dan
NOR
Gerbang NAND dan NOR dengan dua input tampak pada gambar 6.7
, gambar kiri atas adalah bentuk rangkaian NAND yang terbetuk dari 2
transistor CMOS tipe P dan 2 transistor CMOS tipe N. Sedang gambar kiri
bawah adalah rangkaian NOR yang terbentuk dari 2 transistor CMOS tipe P
dan 2 transistor tipe N. Pada dasarnya rangkaian digital statik terbuat dari
2 pasangan transisitor CMOS. Dua transistor bekerja sebagai switch yang
saling melengkapi. Misal P-MOS dalam kondisi switch-on jika di gate-nya
diberi tegangan 0, sehingga meneruskan tegangan, sedangkan N-MOS dalam
kondisi switch-of, sehingga tidak ada tegangan yang dilewatkan.
6.2.1.1 Karakteristik DC Gerbang NAND
Gerbang NAND seperti yang terlihat pada gambar 6.7 kedua inputnya
harus dalam kondisi high supaya outputnya berpindah kedalam kondisi low.
Sekarang kita akan analisis kurva transfer tegangan dari gerbang NAND ini,
pertama akan kita lihat p-channel Mosfetyang mempunyai W=Wp, L=Lp
dan n-channel dengan W=Wn, L=Ln. Jika kedua input dihubungkan men-
jadi satu input maka gerbang menjadi menyerupai inverter.
Untuk menentukan titik tegangan , VSP , maka kita lihat bahwa kedua
Mosfet disusun paralel, sehingga lebarnya (Width) sama dengan penjumla-
Gambar 6.7: Gerbang NAND dan NOR serta Simbol[3]
han kedua Mosfet M3 dan M4. Sehingga bisa kita tuliskan sebagai berikut:
W3 + W4 = 2Wp (6.17)
Jika asumsi mengatakan bahwa semua p-channel transistor mempun-

yai ukuran yang sama, maka parameter tras-konduktance dapat dikombi-
nasikan kedalam parameter trans-konduktance Mosfet tunggal, atau bisa kita
tuliskan dengan,
β3 + β4 = 2βp (6.18)
Jika kita mengabaikan body dalam hubungan seri, maka Mosfet tunggal
dengan panjang kanal (channel length) sama dengan penjumlahan individ-
ual panjang Mosfet. Sehinggan pada rangkaian gerbang NAND, kita bisa
menuliskan panjang n-channel sebagai berikut,
L1 + L2 = 2Ln (6.19)
sehingga trans-konduktance dari Mosfet tunggal bisa ditulis,
βn
β1 + β2 = (6.20)
2
Jika model gerbang NAND kedua inputnya digabung menjadi satu input,
sehingga berfungsi sebagai inverter, dengan n-channel transistor mempunyai
lebar Wn dan panjang 2Ln . Untuk P-channel Mosfet dengan lebar 2Wp dan
panjang Lp , sehingga rasio trans-konduktance gerbang NAND bisa dituliskan
sebagai berikut,
βn
Rasio T rans − Konduktance gerbang N AN D = (6.21)
4βp
Tegangan titik switching, dengan memanfaatkan persamaan 6.4, bisa didap-

at,
√
βn
.V
4.βp T HN
+ (V DD − VT HP )
Vsp = √ (6.22)
βn
1 + 4.β p
Secara umum untuk gerbang NAND dengan n input, bisa dituliiskan,
√
βn
.V
N 2 βp T HN
+ (V DD − VT HP )
Vsp = √ (6.23)
1 + Nβn2 .β
p
Secara umum , kita bisa menggambarkan rangkaian gerbang NAND den-
gan n input seperti tampak pada gambar 6.8.
Gambar 6.8: Gerbang NAND dengan n input[3]

6.2.1.2 Karakteristik DC Dari Gerbang NOR
Analisis untuk gerbang NOR tidak jauh berbeda dengan analisis gerbang
NAND, kita bisa dengan mudah menghitung tegangan titik switching (Vsp),
dengan melihat gambar 6.9, maka tegangan titik switching bisa dihitung
sebagai berikut:
√
N 2 .βn
βp
.VT HN + (V DD − VT HP )
Vsp = √ 2 (6.24)
N .βn
1+ βp
Gambar 6.9: Gerbang NOR dengan n input[3]

6.2.2 Soal Latihan2
1. Hitunglah Vsp ( tegangan titik switching ) untuk NAND 3 Input.

Jawab :
Pertama kita menghitung rasio trans-konduktance. Dalam soal ini
penyelesaian dengan menggunakan teknologi CMOS 1.2 µ m.
√ √
50.3
βn
N 2 .βp
= 9. 17.3
2
= 0, 572
2
sehingga dengan menggunakan persamaan 6.23 bisa dihitung VSP ,

0,572.(0,83)+(5−0,92)
VSP = 1,572
= 2, 9 V
2. Hitunglah Vsp ( tegangan titik switching ) untuk NOR 3 Input.
Jawab :
Dengan cara yang sama kita hitung dulu rasio trans-konduktance ger-
bang NOR
√ 2 √
N .βn 9. 50.3
βp
= 2
17.3 = 5, 145
2
sehingga sekarang tegangan titik switching bisa dihitung

5,145.(0,83)+(5−0,92)
VSP = 6,145
= 1, 35 V
6.2.3 Layout Gerbang NAND dan NOR
Untuk membuat layout gerbang NAND atau NOR digunakan sebuah

perangkat lunak CAD, penulis dalam hal ini menggunakan perangkat lunak
license yang bernama Mentor Graphics dengan technologi CMOS 0, 35 µ m.
Secara umum bahwa librari didalam perangkat lunak sudah tersedia untuk
bahan pembentuk gerbang, misalnya metal, untuk jalur elektrik, P-MOS dan
N-Mos juga sudah tersedia. Gambar layout untuk NAND bisa dilihat pada
gambar 6.10. Perangkat lunak menyediakan 3 metal untuk jalaur elektrik,

polisilikon untuk gate (gerbang), n+, P-well, N-well, P+, serta contact/via
untuk penghubung antar bahan.
Gambar 6.10: Layout Gerbang NAND
Untuk gerbang NOR, layout-nya tampak pada gambar 6.11 dibawah ini.
Gambar 6.11: Layout Gerbang NOR

6.3 Transmission Gate (TG) dan Flip-Flops
Transmission gate (TG) digunakan didalam desain rangkaian CMOS dig-

ital untuk mengalirkan atau menyetop signal. Skematik rangkaian , simbol
dan logik switch bisa dilihat pada gambar 6.12. Transmission gate dibentuk
dari 2 transistor MOS komplementer yang disusun paralel dan dikendalikan
oleh jalur seleksi S dan S untuk mengatur gerbang.
Gambar 6.12: Rangkaian TG, simbol dan logika switch
6.3.1 Cara Kerja Transmission gate (TG)
Perhatikan rangkaian TG dibawah seperti tampak pada gambar 6.13. TG

memerlukan dua seleksi signal untuk melewatkan signal. Propagation delay
bisa dihitung dengan persamaan,
tP HL = tP LH = (Rn ||RP ).Cload (6.25)
Kapasitans pada input S adalah input kapasitans n-channel dan bernilai

Cinn = 1, 5 Coxn . sedangkan kapasitance pada input S, input kapasitance
6.3 Transmission Gate (TG) dan Flip-Flops 81
adalah p-channel sehingga nilainya adalah Cinp . Lebar (width) Mosfet akan
meningkatkan pengurangan propagation delay time dari input ke output TG.
transmission gate sangat berguna digunakan untuk desain rangkaian digital,
terutama untuk mereduksi komponen pembentuk gerbang, yang nantinya
bisa dilihat pada pembahasan aplikasi.
Gambar 6.13: Rangkaian TG, dengan kontrol signal
6.3.2 Aplikasi Transmission Gate
6.3.2.1 Path Selector/Multiplexer
Path selektor adalah rangkaian logika yang digunakan untuk meloloskan

input yang dipilih. Bentuk simbul path selektor misalnya multiplexer dua
masukan satu keluaran seperti yang diperlihatkan pada gambar 6.14.
Gambar 6.14: Simbol Multiplxer 2-1
Path selektor / mux 2-1 secara matematik bisa dituliskan dalam per-
samaan seperti dibawah ini,
Y = A.S + B.S (6.26)

Dari persamaan 6.26, bila dikembangkan dengan aljabar boole, maka per-
samaan yang baru menjadi,
Y = (A + S).(B + S) (6.27)
Dari persamaan 6.27 diatas bila dianalisis secara klasikal, maka untuk
membangun multiplexer 2-1 dibutuhkan transistor sebanyak 14, yaitu untuk
inverter diperlukan 6 transistor dan rangkaian logika 8 transistor.
Sekarang dengan metode desain menggunakan transmission gate(TG),
berapa jumlah transistor yang digunakan?. Marilah kita realisasikan per-

samaan 6.26 dengan transmission gate. Sekarang kita lihat tabel kebenaran
mux 2-1 seperti tampak pada tabel 6.1,
Tabel 6.1: Tabel kebenaran mux 2-1

A 0 0 1 1 0 0 1 1
B 0 1 0 1 0 1 0 1
S 0 0 0 0 1 1 1 1
Y 0 0 1 1 0 1 0 1
Dari tabel diatas, kita bisa lihat jika nilai S=0, maka yang diloloskan
adalah input A, dan jika S=1, maka yang diloloskan adalah input B. Rangka-
ian memerlukan 2 saklar untuk pengendali dan dua input yang dipilih un-
tuk diloloskan. Sehingga kita bisa dengan mudah menggambarkan rangkain
seperti pada gambar 6.15.
Dari gambar 6.15, maka jumlah transistor bisa dihitung, yaitu 2 TG,
berarti memerlukan 4 transistor dan 1 inverter sama dengan 2 transistor.
Maka rangkaian mux 2-1 yang dibentuk dari transmission gate memerlukan
Gambar 6.15: Path Selektor/Mux 2-1 dalam TG
sebanyak 6 transistor.
6.3.2.2 Ex-OR
Gerbang Ex-OR adalah gerbang logika yang outputnya bernilai satu jika
salah satu dari inputnya bernilai satu. Untuk melihat lebih jelas hubungan
antara input dan output pada ex-or, maka bisa kita lihat pada tabel 6.2, dan
secara simbol bisa dilihat pada gambar 6.16.
Tabel 6.2: Tabel kebenaranrEx-Or

A B Y
0 0 0
0 1 1
1 0 1
1 1 0
Gambar 6.16: Simbol Ex-Or
Gerbang Ex-Or bisa dituliskan dalam persamaan 6.28 seperti dibawah

ini,
Y = A ⊕ B = AB + AB (6.28)
Dari persamaan 6.28 kita bisa menghitung jumlah transistor yang

diperlukan untuk membentuk gerbang tersebut yaitu sejumlah 12 transistor.
Pertanyaan, apakah jumlah tersebut optimum?, bisakah direduksi jumlah
transistor pembentuknya ?.
marilah kita analisis dengan menggunakan transmission gate dengan
melihat tabel kebenaran pada tabel 6.2.
• Jika A=0, maka Y=B, yang berarti input B dan output Y diatur oleh A,
sehingga kita bisa menggambarkan dalam rangkaian TG seprti tampak
pada gambar 6.17.
Gambar 6.17: Rangkaian TG langakah 1
• Jika A=1, maka Y = B, yang artinya input B dan output Y diatur

oleh A. sehingga rangkaian transmission gate yang membentuk bisa
digambarkan seperti terlihat pada gambar 6.18.
• Gerbang final Ex-Or yang dibentuk dari rangkaian TG adalah tampak

seperti pada gambar 6.19. Sehingga jumlah transistor yang diperlukan
Gambar 6.18: rangkaian TG langkah ke 2
untuk membentuk gerbang Ex-OR berjumlah 8 transistor.
Gambar 6.19: rangkaian TG langkah ke 3
6.3.3 Flip-flops
Flip-flops adalah jenis sistem bi-stable, yang mempunyai dua kondisi sta-
ble. Sistem bi-stable terdiri dari 2 inverter. Gambar 6.20 menunjukkan sis-
tem bi-stable yang dibentuk dari 2 inverter serta karakteristik sistem bi-stable
yang digambarkan dalam kurva. Kita bisa melihat kondisi stable pertama
adalah Vi2=Vo1 dan kondisi stable kedua adalah Vo2=Vi1.
Contoh dari flip-flops yang akan kita bahas adalah RS flip-flops. Al-
ternatif pertama RS flip-flop dapat dibentuk dari gerbang NAND, seperti
tampak pada gambar 6.21. Dari tabel kebenaran bisa dilihat bahwa jika S
kondisi tinggi dan R dalam kondisi rendah. Karena R dalam kondisi rendah
menyebabkan Q dalam kondisi tinggi. Ketika S dalam kondisi tinggi maka
Gambar 6.20: Sistem bi-stable dan kurva
Q dalam kondisi tinggi, maka Q dalam kondisi rendah. Untuk kasus jika S
dan R dalam kondisi rendah maka flip-flop dalam kondis tinggi.
Gambar 6.21: RS flip-flops dari gerbang NAND[3]
Alternatif ke 2 RS Flip-flops bisa dibentuk dari gerbang NOR, seperti

tampak pada gambar 6.22. Dari tabel kebenaran kita bisa lihat kasus untuk
kondisi S tinggi dan R rendah. Kerana S dalam kondisi tinggi maka Q dalam
kondisi rendah. Dan juga sebaliknya jika R dalam kondisi tinggi dan S dalam
kondisi rendah maka Q dalam kondisi rendah. untuk kasus kedua input S dan
R dalam kondisi tinggi menyebabkan output flip-flops dalam kondisi rendah.
Sekarang bagaimana jika flip-flops tersebut dibangun dari transistor

CMOS?, apakah kita membuatnya per gerbang pembentuknya?, berapa jum-
Gambar 6.22: RS flip-flops dari gerbang NOR[3]
lah transistor pembentukya?. Dari RS flip-flops yang model gerbang NOR,

dengan prinsip kerja RS Flip-flops dalam kondisi set, jika Q=1 dan Q=0
dan dalam kondisi reset jika Q=0 dan Q=1. Maka dengan memodifikasi
gambar 6.20, sehingga kita bisa menambahkan 2 PMOS dan 2 NMOS yang
masing-masing disusun secara paralel. Gambar RS flip-flops yang dibentuk

dari teknologi CMOS bisa dilihat pada gambar 6.23 dengan jumlah transistor
sebanyak 8 buah.
Gambar 6.23: RS flip-flops dari transistor CMOS

6.4 Soal Latihan
• Dari Gambar 6.24 dibawah ini, carilah tP HL ?.
Gambar 6.24: Rangkaian soal1
Jawab :
Pertama kita harus mengubah inverter menjadi bentuk model digital

seperti tampak pada gambar 6.25.
Total kapasitan outputnya adalah:
Ctot = Coxp + Coxn + Cload
Ctot = (62, 5 aF ).[Wn Ln + Wp Lp] + 50 f P

= (62, 5 aF ).[10 + 10] + 50 f P
Ctot = 51, 25 f P
Rp = 68 k/Wp
Rp = 68 k/10 = 6, 8 K
Rn = 34 K/Wn
Rn = 34 K/10 = 3, 4 K
TP HL = 0, 7 Rn Ctot
TP HL = 0, 7x3, 4 Kx51, 25 f F
TP HL = 122 pS
TpLH = 0, 7 Rp Ctot
6.4 Soal Latihan 89
TpLH = 0, 7x6, 8 Kx51, 25 f F

TpLH = 244 pS
Gambar 6.25: model digital inverter
• Dari rangkaian seperti tampak pada gambar 6.26, dengan faktor
area (A) 8, hitunglah delay-nya?,
Gambar 6.26: rangkaian soal2
Jawab :
A = 8 Cin1 = 1,5 (Coxn + Coxp)
Cin1 = 1,5 ((1,75)(30) + (1,75)(10))
Cin1 = 105 fF
Cout1 = Coxn1 + Coxp1 = (1,75)(10)(1,75)(30) = 70 fF
Rn1 = 15 K/10 = 1,5 K
Rp1 = 15 K/10 = 1,5 K

N = ln((Cload/Cin1))/ ln(A)
N= 2,9 Stages = 3 Stages
(TPHL + TPLH) = 0,7x N(Rn1+Rp1)(Cout1+AxCin1)
(TPHL + TPLH) = 0,7x 3x(1.5K+1.5K)(70fF+8x105fF)
(TPHL + TPLH) = 5,73 ns
• Dari rangkaian tri-state bufer seperti yang terlihat pada gambar 6.27,
hitunglah nilai W dan L?, jika delay dibawah 5 ns , driving C load
1 pF. Maksimum input kapasitan bufer sebesar 10 fF.
Gambar 6.27: Tri-state buffer
Jawab :
Dalam tri-state buffer enable jika kondisi rendah, kemudian output
akan dalam keadaan impedansi tinggi. Jika enable tinggi, maka output
akan bernilai sama dengan A. Karena total kapasitan tidak boleh
melebihi 100 fF, sehingga total input kapasitan bisa dihitung:
inverter N AN D
z }| { z }| {
Cin = 3/2(Cox, n + Cox, p + Cox, n + Cox, p)
Cin = 3/2(Cox, n + Cox, p + Cox, n + Cox, p) = 100 f F
6.4 Soal Latihan 91
diketahui Cox = 0,0625 fF. sehingga,

100 f F > 3 (Cox (W nLn + W pLp))
Wn=2Wp dan Ln=Lp, sehingga bisa didapatkan W nLn ≈ 178 dan

W pLp ≈ 356
• Bisakah gerbang Ex-OR 2 input , dibuat dengan menggunakan 6

transistor CMOS?
Jawab :
Bisa !, langkah-langkahnya sebagai berikut :
– Lihat tabel kebenaran Ex-OR, jika A=0 maka Y=B, maka bentuk
rangkaiannya tampak seperti gambar 6.28
Gambar 6.28: Gambar langkah 1
– Masih di tabel kebenaran, jika A=1, maka Y=B, berarti

fungsinya sebagai inverter. Sehingga rangkaian bisa digambarkan
seperti tampak pada gambar 6.29.
– Hasil rangkaian akhir bisa dilihat pada gambar 6.30,

dari rangkaian bisa disimpulkan transistor pembentuk Ex-OR
Gambar 6.29: Gambar langkah 2
berjumlah 6 transistor
Gambar 6.30: Ex-Or 6 transistor

BAB 7
Rangkaian Analog CMOS
7.1 Rangkaian Linier
7.1.1 Rangkaian Cermin Arus (Current Mirror)
Rangkaian cermin arus merupakan dasar dari blok kerangka dalam de-
sain IC CMOS dan sering digunakan dalam disain rangkaian analog terpadu.
Idealnya impedansi keluaran rangkaian cermin arus boleh tak terhingga dan
dapat menghasilkan atau menggambarkan arus tetap melebihi tegangan den-
gan skala lebar.
Pada gambar 7.1 menunjukkan rangkaian cermin arus, dimana arus men-
galir melalui M1 sesuai dengan tegangan VGS1 . Dengan VGS1 = VGS2 , ide-
alnya arus adalah sama, atau perkalian arus di M1, begitu juga arus yang
mengalir melalui M2. Jika MOSFET mempunyai ukuran yang sama, terjadi
kesamaan arus drain yang mengalir dalam tiap MOSFET, dikarenakan M2
tetap dalam daerah saturasi. Sehingga Arus ID1 didapatkan;
94 Rangkaian Analog CMOS
β1
I D1 = .(VGS1 − VT HN )2 (7.1)
2
Dimana arus keluaran ID2 = Io , diumpamakan M2 saturasi, arus yang

mengalir di M2 adalah;
β2
ID2 = Io = .(VGS1 − VT HN )2 (7.2)
2
dimana VGS1 = VGS2 , maka perbandingan arus drain didapatkan;
W2
ID2 L2 W 2L1 β2
= W1
= = (7.3)
ID1 L1
W 1L2 β1
Gambar 7.1: Rangkaian dan simbol dasar cermin arus
Dari persamaan didapatkan bagaimana mengatur rasio W/L pada dua

komponen didapatkan keluaran arus ID2 , dari persamaan tidak dijelaskan
bagaimana arus keluaran akan berubah terhadap tegangan M 2(Vo ), arus
acuan drain ID1 dari gambar 7.1 dapat dicari dengan persamaan berikut;
V DD − V GS − V SS KP.W 1
ID1 = = (VGS1 − VT HN )2 (7.4)
R 2L1
7.1 Rangkaian Linier 95
Resistansi keluaran dari sumber arus sama dengan resistansi keluaran

dari M2, atau
1 1
Γo = = (7.5)
λIo λID2
Dari persamaan diatas didapatkan 5 variabel L1,L2,W1,W2 dan VGS da-
pat digunakan untuk mengatur arus, dikarenakan nilai ukuran L sama maka
dapat disederhanakan menjadi;
ID2 W2
= (7.6)
ID1 W1
Contoh; Mendesain arus menggunakan VDD = -VSS = 2,5V dan arus

sink 10µA. Hitunglah tegangan minimum yang melintasi sumber arus dan
resistasi keluaran?
Dasar desain pada gambar 7.1, di sini mempunyai pilihan VGS = 1,2V
dan L komponen 5 µm. Maka nilai R dapat ditentukan dengan asumsi ID1=
ID2 = 10µA dapat diselesaikan
2,5−1,2−(−2,5) 1 1
R= 10µ A
= 380µA, Γ o = λ Io
= 0,06.10 µ A
= 1, 67M EG
Untuk mencari W dari M1 dan M2 sebagai berikut;
50 µ 2A W
ID2 = 10µ A = KP W
2
. L (VGS − VT HN )2 = V
2 5µ m
(1, 2 − 0, 83)2
Yang mana di hasilkan W1 = W2 = 14,61 µ m yang dapat dibulatkan

menjadi 15µ m. Menjadi kan M2 tetap pada daerah saturasi adalah
VDS2 = VGS2 − VT HN = 1, 2 − 0, 83 = 0, 37V (tegangan gate yang diterima)
Bersamaan dengan itu drain M2 mendekati -2,13V atau lebih, M2 akan

selalu dalam daerah saturasi seperti tampak pada gambar 7.2.
Gambar 7.2: Rangkaian Cermin Arus Dengan Resistor Pull-up.
Soal:
1. Tentukan besar arus I1,I2 dan I3 pada gambar di bawah ini;
Gambar 7.3: Rangkaian Cermin Arus dan Pengali
2. Tentukan besar Io pada gambar dibawah ini;
7.1.2 Rangkaian Pembagi Tegangan
Dalam desain rangkaian CMOS terpadu, dapat di turunkan tegangan

acuan dari catu daya menggunakan resistor dan MOSFET. Pada gambar 7.5
Gambar 7.4: Rangkaian cermin arus kaskade
ditunjukkan dasar ide dari rangkaian pembagi tegangan.
Rangkaian pembagi tegangan dengan gabungan resistor-MOSFET dapat
dibagi menjadi sama dengan VGS dari MOSFET, sehingga dapat di ketahui
besar arus drain sebagai berikut;
V DD − V ref β1
ID = = (V ref − V − T HN )2 (7.7)
R 2
atau
√ √
2ID 2V DD − 2V ref
V ref = VT HN + = VT HN + (7.8)
β1 R.β1
Gambar 7.5: Rangkaian Pembagi Tegangan

Rangkaian pembagi tegangan dengan hanya MOSFET dapat di tentukan

tegangan acuan yang besarnya seimbang dengan gerbang MOSFET terhadap
bumi. Dimana ID1= ID2 dapat ditulis;
β1 β2
(V ref − V SS − VT HN )2 = (V DD − V ref − VT HP )2 (7.9)
2 2
dimana tegangan acuan Vref;
√
V DD − VT HP + β1
β2
(V SS + VT HN )
V ref = √ (7.10)
β1
β2
+1
Atau di ketahui tegangan acuan dan catu daya dapat dihasilkan;
[ ]2
β1 V DD − V ref − VT HP
= (7.11)
β2 V ref − V SS − VT HN
7.1.3 Rangkaian Penguat Diferensial
Pada bagian ini mempelajari penguat differensial, yang menguatkan an-

tara dua sinyal, diff-amp merupakan dasar blok dalam rangkaian CMOS
terpadu dan prinsip kerja dan desain menjadi sangat penting. Tipe dari
penguat differensial; source coupled, source cross-coupled dan current differ-
ensial amplfier. Jenis Source Coupled Membandingkan dari transistor M1
dan M2 seperti pada gambar 7.6. MOSFET cermin arus menggunakan M5
dan M6 untuk menyediakan sumber arus bagi gabungan Iss. Di asumsikan

M1 dan M2 mempunyai nilai yang sama maka β1 = β2 = β. Penjumlahan
arus AC dan DC dari M1 dan M2;
Gambar 7.6: Penguat Diferensial
ISS = iD1 + iD2 (7.12)
Tegangan masukan gerbang M1 dan M2 adalah vi1 dan vi2 dapat di

tuliskan menjadi;
vD1 = vI1 − vI2 = vGS1 − vGS2 (7.13)
Ketika gerbang M1 dan M2 dibumikan, maka didapat nilai;
ISS
ID1 = ID2 = (7.14)
2
Ketika Mosfet dalam keadaan saturasi maka terjadi hubungan;
β
iD = (vGS − VT HN ) (7.15)
2
Perbedaan didalam tegangan input bisa ditulisakan sebagai berikut;
√
2 √ √
vD1 = ( iD1 − iD2 ) (7.16)
β
7.2 Desain Rangkaian Analog Terpadu
7.2.1 Desain Penguat Operasional OTA TWO-STAGE
CMOS
Tabel 7.1: Syarat Spesifikasi Op-Amp yang di Desain

NO Parameter Rumus [J.Baker,2004] Nilai
1 Penguatan dalam mode terbuka (AoL) > 20. log 2N +2 > 60dB
2 Penguatan dalam mode tertutup (AcL) ≈ (C1 + C2)/C2 ≈ 2V /V
3 Gain Bandwitdh (GWB atau fu) > 0, 22(N + 1).f clock > 158, 4M hz
4 Frekuensi close loop 3dB (fcL,3dB) > β ∗ fu > 79, 2M hz
5 Frekuensi 3dB (f3dB) > f cL, 3dB/AoL > 1, 32M hz
6 Phase Margin (PM) −0o < P M < −180o −45o
7 Slew rate (SR) ≈ Iss/Cc 160V /µ
√S
8 Noise(SN) ≈ (16KT )/3gm1, 2 5nS/ Hz
9 Common mode input ratio (± CM R) ≈ 90% OS ± 2.673V
10 Output swing (OS) ≈ 90 % ± V DD ± 2.97V
11 Komsumsi daya (Pd) 6 IT.(V DD + V SS) 6 5mW
12 Load kapasitif(CL) Cc/0,22 1,15pF
Mendesain Penguat jenis trans-conductance (OTA) dengan teknologi

CMOS harus menentukan spesifikasi atau parameter dari penguat tersebut.
Contoh tabel 7.1 adalah spesifikasi penguat OTA untuk aplikasi ADC den-
gan beban kapasitif, dengan impedansi masukan besar dapat meminimalkan
7.2 Desain Rangkaian Analog Terpadu 101
noise.
Dalam mendesain op-amp OTA dua stage seperti pada gambar 7.7, dapat
dimulai langkah desain sebagai berikut:
Gambar 7.7: Rangkaian OP-AMP OTA Dua Stage
• Menentukan besar tansconductance gm 1,2 dengan asumsi GBW =

600 MHz.
gm2=GBW.2π.Cc, Cc=0,25 pF dan CL = 1,15 pF, gm2=952,47µ A/V
Dimana gm2=gm1 sehingga arus drain yang melewati kedua komponen
M1 dan M2 adalah sama, ID1=ID2 = ISS/2.
SR
ID1 = ID2 = 2
Cc= 20 µ A, ID6,7 = SR(Cc + Cl) =
√
2(1 + Cl
)I
Cc D1,2
= 224 µ A gm = 2.Kn. W .I , →
L D
ID2 =
gm21,2
2.Kn W
, dimana dengan teknologiAM S0, 35 µ m didapatkan
L
parameter Kn = 189 µ A/V 2, Kp = 64 µ A/V 2, VT HN =

0, 46 V, VT HP = −0, 68 V
952,472
jadi W
L
.1, 2 = 2.189.20
= 120 → L1,2 = 0, 35 µ m, makaW1,2 = 42 µ m
• Sekarang untuk menentukan ukuran M3,M4 dan M5 menggunakan

input CMR dengan transistor berada pada daerah saturasi VDS >
VGS − VT H
CM R+ = −VSS − (VGS − VT HN )5 − VGS2
dimana ID1,2 = Kn W
. (VGS1,2
2 L
− VT HN )2
(VGS − VT HN )5 = 0, 127 V, Jadi VGS1,2 = 0, 5V, VGS5 = 0, 587 V
ID5 = Kn W
. (VGSS
2 L
− VT HN )2 , → (W
L
)5 = 26, 24 jika → L5 =
0, 35 µ m, maka W5 = 9 µ m
CM R− = (VGS + VT HP )4 − VDD → (VGS + VT HP )4 = 0, 627 V

Dimana ID3 = ID4 = 40 µ A = Kp W
. (VGS3,4
2 2L
+ VT HP )2 → ( W
L
)3, 4 =
6, 4
Jadi L3,4 = 0, 35 µ m maka W3,4 = 2, 2 µ m.
• Untuk mencari lebar W dengan menggunakan VGS5 =
VGS7 denganID7 = ID6 = 224 µ A dapat dilakukan perhitungan

kembali;
ID7 = Kn W
. (VGS7
2 L
− VT HN )2 denganVGS7 = 0, 587 V
jadi ( W
L
)7 = 147 → L7 = 0, 35 µ m maka W7 = 51 µ m ID7 = ID6 =
224 µ A
Dan ukuran M6 dimana (VGS + VT HP )6 = (VGS + VT HP )4 = 0, 627 V
→ ID6 = Kp W
. (VGS6
2 2L
+ VT P )2 jadi ( W
L
)6 = 35, 6
→ L6 = 0, 35 µ m, W6 = 12, 5 µ m dan gm6 = 1010, 3 µ A/V.
Dan besar konsumsi dayanya adalah (ID8 + ID5 + ID7 ).(VDD − VSS ) =
1, 8 mV
M8 sebagai cermin arus maka besar ukuran (W
L
)8 =
I
(W
L
)5x Iref
D5
→ W 8 = 0, 9 µ m
Iref = 4 µ A sehinggabesarukuran M 9 dan M 10 = L = 10 µ m, W =
0, 6 µ m
• Besar penguatan terbuka (AoL) dimana λN = 0, 05 V − 1 , λP =
0, 15 V − 1
gn1,2 gm1,2
AV 1 = gds2+gds4
= ID2 (λ2 +λ4 )
= 110, 4 V /V
gn6 gm6
AV 2 = gds6+gds7
= ID6 (λ6 +λ7 )
= 22, 55V /V
AV= 2489,67V/V Atau 67,9 dB
Besar fase margin (P M ) = 90o − arctan ( 2 gm6

π f uCL
) = 76o
sedangkan besarnya noise bisa dihitung;

N oise = SN (f ) ≈ 16 kT
.
3 gm1,2
≈ 5. √nV
Hz
Hasil perhitungan penguatan terbuka (AoL) dan fase margin (PM) dalam
bentuk grafik tampak pada gambar 7.8. dan hasil perhitungan manual W/L
op-amp keseluruhan pada tabel 7.2.
Untuk menguji keluaran tegangan offset (Vos) = 0V digunakan parame-

ter perbandingan M6/M4=2M7/M4;
W6 W7 12,5
L6
W4 = L7
W5 →→ 0,35
9 → → 5, 68 = 5, 67 (perbandingan mendekati sama)
L4 L5 0,35
Gambar 7.8: Penguatan Mode Terbuka (AoL) dan Phase Margin (PM)
Tabel 7.2: Hasil Perhitungan Manual OTA OP-AMP

W
Komponen Parameter L (µ m) Arus Drain (µ A)
M1 42/0,35 20
M2 42/0,35 20
M3 2,2/0,35 20
M4 2,2/0,35 20
M5 9/0,35 40
M6 12,5/0,35 224
M7 51/0,35 224
M8 0,9/0,35 4
M9 0,6/10 4
M10 0,6/10 4
Cc 0,25pF
CL 1,15pF
7.2.2 Perancangan Komparator Presisi
ADC 1-bit/stage memerlukan sub ADC yang teliti dan memeliki

ketepatan tinggi, ada beberapa komparator yang menjadi pilihan misal kom-
parator presisi, latch komparator, lewis-gray komparator dan differensial di-
namik komparator. Dari sekian komparator dengan spesifikasi yang ada,
yang sesuai adalah komparator presisi yang memiliki Vos mendekati sama
dengan 0V seperti gambar 7.9 dan 7.10, dalam desain komparator presisi
dapat dimulai dengan langkah sebagai berikut;
Gambar 7.9: Diagram Blok Komparator Presisi
Gambar 7.10: Transient DC Offset Komparator Presisi
desain blok pre-amp yang berfungsi mengubah level tegangan ke level

arus tampak pada gambar 7.11, dengan menentukan penguatan kompara-
tor Av ≈ 5 untuk meminimalkan offset error dengan Iss = 30 µ A supaya
mendapatkan mode bersama pada tegangan ≈ 1,65V;
Gambar 7.11: Rangkaian Pre-Amp Komparator Presisi.
Diketahui VGS3 = 1, 65 V dan ID3 = 15 µ A maka ukuran M3 adalah;
ID3 = Kp W
. (VGS3
2 2L
+ VT HP )2 , → ( W
L
)3 = 1, 2,
jika L3 = 0, 35 µ m, maka W 33 = 0, 4 µ m.
√
dan gm3 = 2.Kp. W .I = 48 µ A/V sehingga dapat diketahui nilai gm1;
L D3
√
Kn.W 1/L1
Av = gm1
gm3
= √ → 5 = gm1
48
Kp.W 3/L3
dan gm1 = 248 µ A/V , dan dapat untuk menentukan ukuran M1;
(W
L
)1 = 10, 08 dan jika L1 = 0, 35 µ m, maka W 1 = 3, 8 µ m. Se-
hingga ukuran M1=M2 dan M3=M4=M5=M6. Besar Io+ = Io− =
15 µ A(awal).
Desain blok decisian, merupakan jantung dari komparator dimana men-

gubah arus menjadi tegangan dengan menambahkan penggeser level histere-
sis untuk menimalkan noise yang terjadi tampak pada gambar 7.12;
Untuk menentukan ukuran M7 sampai dengan M11, harus diketahui spe-

Gambar 7.12: Rangkaian Blok Decision Komparator Presisi
sifikasi dari rangkaian decision, VSP = 1,65V. Dengan catatan level Vo+ dan
Vo- dibatasi pada 2VT HN = 0, 92 V.SehinggaVGS7,10 = 0, 659 V danVGS11 =
0, 73 V dan ukuran M7=M10, M8=M9 dan M11 adalah sebagai berikut;

Io+
Dimana ID7 = ID10 = 2
= 7, 5 µ A danukuran( W
L
)7, 10 = 2, L =
0, 35 µ m, W = 0, 7 µ m. Dengan syarat β 7 = β 10 = β Adanβ 8 = β 9 =
β Bβ B > 2 β AsehinggaukuranM 8danM 9adalahL = 0, 35 µ m, W =

1, 4 µ m.
ID11 .2
Diket ID11 = 30 µ A, makaukuranM 11; ( W
L
)11 = Kn.(VGS −VT HN )2
= 44
sehingga nilai L = 0, 35 µ m, W = 1, 54 µ m.
β B
−1
dan VSP H = Vo+ − Vo− = ISS
gm
. β
β
A
B
+1
β A
Untuk β B > β A → VSP H = VSP L = 40 µ V dari SP. Desain

blok penyangga (buffer) tampak pada gambar 7.13 merupakan rangkaian
pengubah level tegangan differensial ke logika biner (0 dan 1). Dengan
menerapkan pembiasan sendiri dan menambahkan penyangga not untuk
meningkatkan penguatan dan mengisolasi dari beban kapasitif terhadap pem-
biasan sendiri.
Gambar 7.13: Rangkaian Blok Penyangga Komparator Presisi
Dimana Vo+ dan Vo- bergerak dari titik tengah 1,65 V atau VDD/2
maka dapat ditentukan ukuran M12 sampai M19 dengan aturan dari
gerbang NOT, pada gambar 7.13 M18 dan M19 membentuk gerbang
NOT, sehingga ukuran transistor PMOS = 2/3 dan NMOS = 1/3 jika
L18, 19 = 0, 35 µ m, W 18 = 1, 4 µ mdanW 19 = 4, 2 µ m. Dengan cara sama
maka dapat ditentukan ukuran ;
• M 12; L12 = 0, 35 µ m, W 18 = 4, 2 µ m
• M 13danM 14; L13, 14 = 0, 35 µ m, W 13, 14 = 2, 1 µ m
• M 15danM 16; L15, 16 = 0, 35 µ m, W 15, 16 = 0, 7 µ m
• M 17; L17 = 0, 35 µ m, W 17 = 1, 4 µ m
Untuk perhitungan manual komparator presisi secara lengkap bisa dilihat

pada tabel 7.3.
Tabel 7.3: Hasil Perhitungan Manual Komparator Presisi.

Komponen P arameter WL (µ m) MOS ArusDrain(µ A)
M1 3,8/0,35 NMOS 15
M2 3,8/0,35 NMOS 15
M3 0,4/0,35 PMOS 15
M4 0,4/0.35 PMOS 15
M5 0,4/0,35 PMOS 15
M6 0,4/0,35 PMOS 15
M7 0,7/0,35 NMOS 7,5
M8 1,4/0,35 NMOS 7,5
M9 1,4/0,35 NMOS 7,5
M10 0,7/0,35 NMOS 7,5
M11 1,54/0,35 NMOS 30
M12 4,2/0,35 PMOS 30
M13 2,1/0,35 PMOS 15
M14 2,1/0,35 PMOS 15
M15 0,7/0,35 NMOS 15
M16 0,7/0,35 NMOS 15
M17 1,4/0,35 NMOS 30
M18 4,2/0,35 PMOS 30
M19 1,4/0,35 NMOS 30
PD Disipasi Daya 19 MOS 396, 8 µ W
7.3 Latihan Soal
• Tunjukkan dengan perhitungan , dengan menggunakan sebuah VDS,sat

yang lebih besar, saat mendesain rangkaian bias mosfet pada daerah
trioda.
Jawab :
Secara difinisi, VDS,sat adalah VDS pada saat mosfet dalam transisi dari
daerah trioda ke daerah saturasi, ketika VGS > VT HN .
untuk operasi long-channel, VDS,sat = VGS − VT HN

Untuk operasi long-channel, nilai modulasi panjang kanal sangat kecil,
W
IRef = KPn . 2L (VGS − VT HN )2 = KPn . 2L
W
(VDS,Sat )2
sehingga nilai W bisa didapat;

2.Iref .L
W = KPn .(VDS,Sat )2
• Dari gambar rangkaian dibawah ini seperti tampak pada gambar 7.14,
hitunglah arus keluarannya (Io)?
Jawab: Ketika resistor drain, M1 dan M2 mempunyai ukuran sama,
maka bisa dikatakan bahwa

VDS1 = VGS1 = VGS2 = VDS2
Ketika M1 terhubung sebagai dioda dan arus Iref melewati M1,
sehingga M1 dalam kondisi saturasi, maka:
Iref = KPn W 1
2
. L1 .(VGS1 − VT HN )2
V DD−VGS1
Iref = 100K
Iref = 17 10
2 2
(VGS1 − 0, 83)2
7.3 Latihan Soal 111
2
Jika Iref=0, maka 42, 5VGS1 − 70, 5VGS1 + 29, 3
5−0,8
VGS1 = 0, 8 V, maka Irf e = 100
= 42µ A
Maka Io
Iref
= W1
W2
⇒ Io = 10
10
.42 = 42µ A
• Jika Mosfet dibawah ini seperti tampak pada gambar 7.15, berapa nilai
resistance yang menuju drain?.

Jawab :
Vt +VGS
it = VGS gm + Vo
Vt −it R
VGS = −it R it = −itRgm + ro
it = Vt
ro
= −it Rgm − it R
ro
− Vitt = −Rgm.ro − R − ro
Vt
it
= Rgm.ro + R + ro
Vt
Ro = it
= ro (1 + gm.R) + R
≈ ro (1 + gm.R)
BAB 8
Hasil Desain Aplikasi CMOS
Pada bab ini, sengaja penulis menampilkan hasil penelitian desain CMOS
untuk beberapa aplikasi. Tujuan misi ini adalah agar pembaca lebih mudah
memahami teori yang sudah dibaca dari bab 1 sampai bab 7. Bab ini akan
mengangkat tema penelitian yang sudah dipublikasikan baik skala nasional

maupun internasional. Topik yang dibahas adalah bagimana melakukan de-
sain pencacah biner dengan input data variabel dan bagimana teknik untuk
mendesain Analog to Digital Converter (ADC) dengan teknik pipeline.
8.1 Desain Pencacah Biner Variabel Input
8.1.1 Pendahuluan
Pencacah atau counter merupakan komponen yang sangat penting dan

mendasar didalam elektronika digital. Counter dapat berfungsi diantaranya
sebagai pengatur operasi sekuensial, pembagi frekuensi, untuk manipulasi
114 Hasil Desain Aplikasi CMOS
matematik.
Gambar 8.1: Pembacaan matriks baris APS
Pencacah didesain sebagai pengatur dekoder baris, seperti tampak pada

gambar 8.1 dimana setiap keluaran dari dekoder akan mengaktifkan baris
pixel. Aplikasi yang akan digunakan ke depan yaitu untuk melakukan scaning
atau mengaktifkan pixel pada alamat yang kita kehendaki. Misal dalam
pembacaan pada jendela dengan alamat 0x20 sampai 0x25 pada sumbu x,
dan alamat 0x30 sampai 0x35 pada sumbu y.
8.1 Desain Pencacah Biner Variabel Input 115
Gambar 8.2: State Diagram Pencacah
8.1.2 Blok Diagram Dasar
Blok diagram dasar pencacah diambil dari jenis 74HC163. Dari gambar
8.2, state diagram menggambarkan bahwa pencacah akan mulai mencacah
dari nilai apapun yang kita kehendaki dan berakhir tergantung pada CET
dan CEP seperti terlihat pada gambar 8.3. Dengan kata lain CET dan CEP
berfungsi sebagai pengaktif hitung.
Gambar 8.3: State Diagram Pencacah
Agar supaya pencacah menghitung terus maka CET dan CEP harus bera-
da pada kondisi tinggi. CP berfungsi sebagai clock, yaitu akan mengaktifkan
semua flip-flops. Kondisi rendah pada paralel enable input (P E) merupakan

disable pada aksi penghitungan dan menyebabkan data pada input data ( D0
D3) di load ke dalam pencacah pada kondisi positive-going edge pada clock
(CP). Kondisi rendah pada master reset input (M R) akan menset semua
output dari pencacah ke kondisi rendah setelah transisi next positive-going
pada clock.
Gambar 8.4: Diagram waktu sekuensial
Dari gambar 8.4 tampak jelas M R melakukan reset, sehingga tampak

data output dalam kondisi rendah sampai P E berubah dari kondisi rendah
ke tinggi dan saat itu pencacahan dimulai. Pencacahan berakhir ketika CEP
berubah dari kondisi tinggi ke rendah. TC berfungsi sebagai tanda pencacah

maksimum dalam hal ini 15 dan mulai dari nilai 0 dan seterusnya. Dalam
diagram waktu tampak pencacahan dimulai dari 12 dan berakhir pada nilai
2. Rangkaian awal selengkapnya bisa dilihat pada gambar 8.5.
Gambar 8.5: Rangkaian pencacah awal
8.1.3 Rancangan Pencacah Modifikasi
Seperti yang sudah dijelaskan pada pendahuluan, kebutuhan akan

pencacah yang akan digunakan harus dapat diatur data inputnya sesuai ke-
butuhan tanpa menyentuh CET maupun CEP dengan kata lain pengaturan
jalanya pencacah akan diatur dari clock dan reset serta data input. Dalam
kasus ini kita memodifikasi adanya 2 data input , yaitu data input awal dan
data input akhir.
8.1.3.1 Blok Diagram
Rancangan pencacah yang diinginkan seperti tampak pada gambar 8.6.

Ci, berfungsi sebagai input eksternal untuk diaktifkan oleh pencacah se-
belumnya. Untuk aktif maka Ci harus bernilai logika 1. Sedangkan Co
berfungsi sebagai output eksternal untuk mengaktifkan Ci pada pencacah
berikutnya.
Gambar 8.6: Blok diagram pencacah yang diinginkan
8.1.3.2 Pembanding Data Input Akhir Dengan Data Output
Pertama yang kita rancang adalah membandingkan nilai data input akhir
dengan data output, jika data input akhir dengan data output belum sama
maka pencacah akan mencacah terus sampai nilai data input akhir sama
dengan nilai data output. Dengan kata lain jika data input akhir sama
dengan data output maka akan memberikan nilai 1, seperti tampak pada
gambar 8.7 yang akan merubah ke kondisi tinggi pada input CEP sehingga
pencacahan berhenti.
Gambar 8.7: Logika Pembanding
Dari logika pembanding tersebut, kita mengimplementasikan dalam
rangkaian dijital seperti tampak pada gambar 8.8.
Gambar 8.8: Rangkaian pembanding input output

8.1.3.3 Pembanding Co Dengan Ci
Hasil pembandingan antara Co dengan Ci digunakan untuk menggantikan

fungsi input CEP secara otomatatik. Untuk memenuhi hal ini maka Ci dan
Co dihubungkan dengan gerbang ex-nor..
8.1.4 Desain Rangkaian Dan Simulasi
Gambar 8.9: Rangkaian pencacah dengan variable input
Rangkaian didesain dengan menggunakan perangkat lunak Mentor

Graphics, didalam mentor graphics ada sub perangakat lunak, diantaranya
untuk mendesain rangkain elektronik menggunkan perangkat lunak Design
Architecs, untuk mensimulasi digital menggunakan QuickSIM, untuk sim-
ulasi analog menggunakan Accusim, sedangkan untuk membuat layout dari
8.2 ADC Pipeline 121
rangkain elektronik menjadi layout bahan untuk diproduksi menjadi bentuk

chip digunakan IC-STATION..
Gambar 8.9, merupakan rancangan pencacah yang diinginkan, sedang
hasil simulasinya dapat dilihat pada gambar 8.10.
Gambar 8.10: Hasil simulasi rangkaian pencacah
8.2 ADC Pipeline
8.2.1 Pendahuluan
Teknologi sensor image CMOS dikembangan sebagai alternatif sensor

dengan kecepatan tinggi dan konsumsi daya rendah bila dibandingkan den-
gan teknologi sensor CCD, Kamera kecepatan tinggi menangkap obyek pa-
da bagian sensor photodioda dan keluarannya dalam bentuk pixel analog,
dengan bantuan ADC maka pixel analog di ubah ke pixel digital, kemudi-
an selanjutnya diproses diolah elemen prosesor. Tipe ADC yang digunakan
adalah pipeline karena memiliki presisi yang baik dan kecepatan tinggi. Se-
buah kamera kecepatan tinggi dapat di lihat pada gambar 8.11.
Gambar 8.11: Blok diagram Kamera Kecepatan Tinggi.
Pada proses image processing (real time) peranan sensor tidak bisa
diabaikan hal ini disebabkan sensor merupakan ujung atau awal dari
proses ini yang digunakan sebagai tranducer (pengubahan citra ke sinyal
listrik) sehingga citra dapat diolah lebih lanjut misal face tracking dan face
recognition, pada penerapannya dapat digunakan pada bidang kedokteran,
industri, reset, olah raga dan lainnya.
Pada gambar 8.11 matrik APS 64 x 64 pixel (active photodiode sensor )
menangkap obyek, dengan subwindow B x K pixel bagian obyek yang
dipilih, proses ini dilakukan oleh dekoder baris dan kolom. kendali dekoder
baris dan kolom mendapat sinyal dari blok counter sekuensial. Jumlah ADC
yang digunakan sebanyak 64 buah terpasang paralel dengan jenis pipeline.

Peranan ADC dalam proses ini sangat penting karena sebagai perantara
pixel analog dan pixel digital dimana keluaran APS hampir 4K pixel dengan
tiap pixel < 100 nS atau sama dengan 400 µS per image atau juga sama
dengan 2500 image/S, mengingat fungsi ADC tersebut maka di disain jenis
ADC tipe pipeline dengan transfer 80 MSample/S untuk kamera kecepatan
tinggi.
Hasil dari disain ADC adalah dapat berjalan dalam laju sinyal video
dan mempunyai ukuran yang relatif kecil untuk desain lay-outnya. Pada
umumnya disain ADC pada laju sinyal video adalah dengan resolusi 8-bit
menggunakan arsitektur jenis Flash dan teknologi Transistor Bipolar.
Proses aplikasi menyerap daya disipasi 250 mW,laju transfer di bawah 15
Msample/S. Saat ini jenis ADC pipeline dengan topologi saklar kapasitor
mempunyai pendekatan dalam penerapan masalah efisiensi power, nyquist-
rate ADC pada resolusi cukup tinggi. Saklar kapasitor di fungsikan sebagai
cuplik dan tahan (SH) menguatkan sinyal sampai akhir pengubahan pipeline.
8.2.2 Arsitektur ADC Pipeline Satu-Bit Tiap Tahapan
Gambar 8.12 adalah arsitektur blok ADC pipeline ideal dengan N-stage,
dengan keluaran 1-bit per stage. MSB akan dihasilkan terlebih dahulu pada
stage pertama. keluaran stage ini langsung diberikan ke stage selanjutnya
dengan proses yang berulang. Stage pipeline menerapkan saklar kapasitor
(SC ) yang dapat dilihat pada gambar 8.13.
Gambar 8.12: Diagram Blok One-bit/stage Pipeline.
Gambar 8.13: Skema Saklar Kapasitor Pipeline ADC.
Vref p adalah tegangan acuan positip dan Vref n adalah tegangan acuan
negatif. Tiap stage berisikan kapasitor C1,C2 dan penguat operasional serta
komparator. Nilai C1 dan C2 adalah sama dalam disain kami. Tiap stage
beroperasi dalam 2 fase, fase cuplik dan fase pengali.
Selama fase ϕ1 , komparator menghasilkan keluaran digital Di. Di bernilai

1 jika Vin > Vth dan Di bernilai 0 jika Vin < Vth dimana Vth adalah tegangan
threshold yang nilainya diantara Vref p dan Vref n . Selama fase pengali, C2
dihubungkan ke keluaran penguat operasional dan C1 di hubungkan ke salah

satu tegangan acuan Vref p atau Vref n , tergantung pada nilai bit Di, jika Di
= 1, C1 terhubung ke Vref p , hasil resedu (Vout) adalah:
Vout (i) = 2xVin (i) − Di Vref p (8.1)
jika Di = 1, maka C1 terhubung ke Vref n , dan memberikan tegangan
keluaran sebesar:
Vout (i) = 2xVin (i) − Di Vref n (8.2)
8.2.3 Komparator
Komparator presisi di terapkan di tiap stage ADC. Kami mengacu pada
pengunaan komparator presisi daripada koreksi digital untuk meminimalkan

kesalahan offset komparator dan keluaran ADC yang lebih baik. Komparator
ini berisikan 3 blok: pre-amplifier, decision circuit dan keluaran penyangga.

Blok pertama adalah pre-amplifier yang merupakan rangkaian penguat differ-
ensial dengan beban aktif. komponen transistor m 2 dan m 3 di set dengan
pertimbangan penguat operasional trans-konductance dan masukan kapa-
sitansi. Blok yang kedua umpan balik positip atau rangkaian decision, ini
adalah inti komparator. Rangkaian menggunakan umpan balik positip dari
gerbang sambungan m 11 dan m 12 untuk meningkatkan gain pada bagian
decision. Blok ketiga adalah keluaran penyangga, berfungsi mengubah kelu-

aran rangkaian decision menjadi sinyal logika. Pembalik (m 20 dan m 21)
difungsikan sebagai isolasi beban-beban kapasitansi dari bias sendiri penguat

differensial. Rangkaian komplit komparator terlihat pada gambar 8.14.
Gambar 8.14: Rangkaian komparator.
8.2.4 Penguat Operasional
Didalam ADC pipeline, penguat operasional adalah sangat penting un-

tuk memberikan hasil akurasi. Kami menggunakan penguat operasional tran-
skonduktansi dengan kisaran gain 55 dB untuk bias arus pada 2,5 µA dengan
Vdd = 5 V dan Vss = -5 V. nilai beban kapasitor adalah 0,1 Pf. Rangka-
ian penguat operasional bisa dilihat pada gambar 8.15. Transistor m 1 1 1
dan m 1 1 berfungsi sebagai sumber arus konstan, dan transistor m 1, m 2
dan m 3 berfungsi 2 rangkaian cermin arus. Transistor m 4, m 5, m 6 dan

m 7 adalah penguat differensional. Transistor m 9 adalah keluaran stage
penguat. Dalam simulasi, kami menghasilkan untuk batas fase (PM) adalah
-145o , gain 55 dB dan GBP (gain bandwith product) menghasilkan 800 MHz.
Disipasi daya terukur pada 10,825 mW.
Gambar 8.15: Penguat Operasional Transkonduktansi.
8.2.5 Manajemen Clock
Dalam disain ADC pipeline menggunakan teknik tahan (latch) yang di-
gunakan untuk menahan kondisi aktif pada fase pengalian ϕ2 dan kondisi
tidak aktif pada fase pencuplikan ϕ1 sampai stage berikutnya memulai ek-
sekusi fase cuplik. Tujuan untuk menjaga tegangan keluaran residu dari
keseragaman stage sebelumnya kepada masukan stage selanjutnya.
Sistem managemen clock menggunakan counter untuk menghitung be-

berapa clock untuk mengaktifkan alamat dekoder dari tiap stage. Sinyal
keluaran dekoder mengaktifkan signal reset sehingga managemen clock bisa
mulai bekerja. Pekerjaan ini dimulai dari awal alamat sampai akhir ala-
mat. Pada pengalamatan akhir dekoder, dekoder yang berfungsi sebagai

penyetop atau penghenti memberikan sinyal reset menghentikan aktifitas
ADC pipeline. Rangkaian manajemen clock bisa dilihat pada gambar 8.16.
Gambar 8.16: Rangkaian managemen clock.
8.2.6 Hasil
Lay-out Satu stage pengubah A/D mempunyai ukuran 174 µm x 89 µm,

yang dapat dilihat pada gambar 8.17.
Gambar 8.18 memperlihatkan kurva dc dari pengubah ADC dengan laju

80 Msample/S. Dalam gambar 8.18(a) Code diplot dengan nilai INL (inte-
gral nonlinearity) dan gambar/indexINL 8.18(b) Code diplot dengan nilai
DNL (differential nonlinearity). Perhatikan bahwa karena setiap simulasi
hanya berlangsung selama 20 menit, hanya 25 code yang dapat diuji. seperti
terlihat, INL yang terbentuk kurang dari 0,8 LSB, DNL kurang dari 0,8 LSB.
Gambar 8.19 memperlihatkan bahwa FFT (fast fourier transform) men-

Gambar 8.17: Lay-out Satu Stage pengubah A/D.
Gambar 8.18: (a) Kurva Code Vs INL dan (b) Kurva Code vs DNL.
capai blok 1024 code. laju konversi 80 MSample/S, dan masukan dengan
skala penuh gelombang sinus pada 10 MHz dari kurva FFT, SNDR (signal
to noise distorsion ratio) berkisar 44,86dB. ENOB (effective number of bits)
dihitung mencapai 7,2 bit.
Gambar 8.19: Kurva FFT.
ADC pipeline 8-bit, 80 Msample/S telah didesain dan diterapkan dalam
teknologi CMOS 0,6 µm dengan total disipasi daya 75,47 mW. Mengacu pada
hasil percobaan, ADC ini dapat di terapkan pada aplikasi laju video.
Sistem menggunakan management clock untuk mengusahakan konversi
data menjadi sederhana dan mempunyai presisi yang baik.
DAFTAR PUSTAKA
[1] F. Maloberti. Analaog Design for CMOS VLSI System. Kluwer Academic
Publishers, Boston, USA, 2001.
[2] Peter J. Ashenden. Digital Design, An Embedded Systems Approach Using.

Morgan Kaufmann Publishers, Boston, USA, first edition, 2008.
[3] R. Jacob Baker. CMOS : Mixed-signal Circuit design. IEEE Press, 2002.
[4] R. Jacob Baker and Harry W. Li and David E. Boyce. CMOS Circuit Design,
layout, and Simulation. Printice Hall of India Private Limited, New Delhi,
2004.
[5] N. H. Weste and D. Harris. CMOS VLSI Design. PEARSON Addison Wesley,
Boston, USA, third edition, 2005.
[6] E. P. Wibowo. Desain pencacah biner 4-bit menggunakan preset reset serempak
dengan input data variabel. Matematika dan Komputer, Agustus 2003.
[7] E. P. Wibowo. Design and implementation a 8 bits pipeline Analog to Digital

Converter in the technology 0.6 µm CMOS process. ISSM Paris, September
2005.
[8] E. P. Wibowo and N. Huda. Disain Skematik, Layout dan Simulasi Menggu-
nakan Mentor Graphics. Penerbit Gunadarma, Margonda Raya 100 Depok,
Indonesia, first edition, 2007.
[9] Zhimin Zhou and Bedabrata and Eric R. Fossum. CMOS active pixel sen-
sor with on-chip succesive approximation Analog-to-Digital Converter. IEEE
Transaction on Electron Device, 44(10):1759–1763, 1997.
LAMPIRAN A
Sekilas Perangkat Lunak

Mentor Graphics
A.1 Sistem Server Mentor Graphics

Sistem Server Mentor Graphics dipasang didalam suatu komputer server dan
berbentuk daemon. Sistem Server Mentor Graphics dapat diakses oleh satu atau
lebih pengguna, mekanisme ini sering disebut multiuser. Didalam sistem server ini
terdapat fasilitas yang digunakan untuk mendeteksi dan menerapkan sistem server
lisensi komponen Mentor Graphics. Server lisensi inilah yang akan mengatur hak
akses pengguna, baik jumlahnya maupun jenis komponen yang akan digunakannya.
Untuk mengaktifkan Server Mentor Graphics perlu menjalankan perintah
baris yang telah disiapkan oleh Mentor Graphics, yaitu lmgrd melalui prompt
Konsole. Sintaksnya adalah :
lmgrd -c [lokasi file lisensi Mentor Graphics]
Contohnya :
lmgrd -c /home/uul/mgc/mentor-license
Langkah demi langkah yang perlu dilakukan adalah mengaktifkan Konsole pa-
da sistem Linux. Cukup dengan menekan tombol Konsole yang berbentuk gam-
bar Monitor dan berada pada toolbar sisi bawah. Bentuk icon tampilannya terlihat
pada gambar A.1.
Gambar A.1: Tombol Konsole
Ketika Konsole sudah aktif, perlu melakukan pengetikan perintah tersebut dari
prompt yang tersedia, contohnya tampak pada gambar A.2.
136 Sekilas Perangkat Lunak Mentor Graphics
Gambar A.2: Perintah untuk Mengaktifkan Daemon Mentor Graphics
A.2 Pembuatan Project

Mentor GraphicsT M menyediakan berbagai fasilitas untuk merancang IC. Baik
dimulai dari perancangan rangkaian diskrit, perancangan layout, simulasi maupun
analisisnya. Semua fasilitas tersebut dikemas dalam beberapa modul dan setiap
modul dapat diproses melalui fasilitas Design Manager. Walaupun demikian,
dalam buku ini akan dijelaskan langkah perancangan melalui IC Studio yang
disediakan oleh modul Technology Austria Microsystems (AMS). Mengingat bah-
wa pembuatan disain yang dibuat dalam Mentor GraphicsT M harus menerapkan
teknologi IC tertentu maka proses perancangan IC dilakukan melalui IC Studio
yang diperoleh dari AMS agar dapat lebih mudah dalam penggunaannya.
A.2.1 Perintah Pembuatan Project

Dalam rangka membuat project, langkah awal yang perlu dilakukan adalah
mengaktifkan AMS IC Studio dengan menerapkan teknologi yang akan digu-
nakan dan memberikan nama project. Tahapan perintah yang perlu dilakukan
untuk merealisasikan hal ini dijelaskan sebagai berikut :
• Pengaktifan Konsole sesi baru. Hal ini dilakukan dengan menekan tombol
Konsole pada toolbar di sisi bawah pada window Desktop KDE jika anda
belum mengaktifkannya. Bentuk Konsole tampak pada gambar A.3.
Gambar A.3: Konsole Sistem Desktop KDE
• Pembuatan nama project dan teknologi yang akan diterapkan. Sebagai con-
toh nama project adalah Latihan01 dan teknologi yang digunakan adalah
Teknologi IC dari AMS jenis c35b4c3. Teknologi ini akan dijadikan bahan
utama untuk penjelasan-penjelasan selanjutnya.
A.2 Pembuatan Project 137
• Pelaksanaan perintah pembuatan project menggunakan IC Studio. Hal ini

dapat dilakukan dengan mengetik perintah sebagai berikut : ams ic studio
-project Latihan01 -tech c35b4c3
Perintah ams ic studio merupakan file binary yang disediakan oleh AMS.
Contohnya tampak seperti pada gambar A.4.
Gambar A.4: Perintah untuk Mengaktifkan IC Studio
Pada gambar A.4, ditampilkan prompt uul@nobody dari penggunanya.

Prompt ini menunjukkan lokasi aktif direktori saat itu, yaitu /home/uul
dengan nama host komputer yang digunakan adalah nobody.
A.2.2 Pesan Awal IC Studio

Pesan-pesan awal dari IC Studio akan tampil bilamana anda berhasil mengak-
tifkan IC Studio. Beberapa pesan yang tampil akan memberikan informasi penting
bagi penggunanya. Dalam beberapa kasus, informasi yang tampil akan berbeda
antara satu pengguna dengan pengguna lain. Hal ini biasanya diakibatkan dari
berbedanya konfigurasi user profile pada sistem operasi dan pengaturan konfig-
urasi Mentor GraphicsT M yang lebih spesifik untuk pengguna tertentu.
Beberapa pesan yang dimungkinkan akan tampil sesaat setelah perintah untuk
mengaktifkan IC Studio dilakukan, sebagai berikut :
• Pesan komentar awal. Sebagai contoh, pesan jenis ini tampak seperti pada
gambar A.5.
Gambar A.5 menampilkan proses startup IC Studio dan menunjukkan
lokasi direktori kerja yang disiapkan untuk project yang dikerjakan, yaitu
/home/uul.
• Jika anda mendapat pesan Backing Store Disabled, seperti diperlihatkan
pada gambar A.6, jika tetap ingin melanjutkan pekerjaan disain maka perlu
menekan tombol Yes.
Pesan peringatan pada gambar A.6 menunjukkan bahwa sistem penan-
ganan VGA di dalam sistem operasi linux yang digunakan oleh Mentor
Gambar A.5: Tampilan Komentar IC Studio
Gambar A.6: Pesan Peringatan
GraphicsT M belum dikonfigurasikan untuk dapat melakukan refresh secara

periodik terhadap tampilan yang dihasilkan. Proses refresh ini akan digu-
nakan Mentor GraphicsT M untuk menampilkan hasil kondisi yang terakhir
ketika melakukan pengeditan, sehingga pengguna Mentor GraphicsT M akan
melihat pekerjaannya sesuai dengan hasil yang mutakhir.
• Pesan Welcome to ICstudio version 2006. Contohnya seperti tampak pada

gambar A.7.
Jika anda ingin melanjutkan pekerjaan dalam disain IC, cukup dengan
menekan tombol Close. Anda juga diberi peluang untuk dapat mengetahui
catatan penting dari versi IC Studio ini dengan menekan tombol View Re-
lease Notes.
A.2 Pembuatan Project 139
Gambar A.7: Pesan Welcome
A.2.3 Bentuk Tampilan IC Studio

IC Studio mempunyai area kerja dengan membagi window menjadi beberapa
bagian. Tampilan IC Studio tampak pada gambar A.8.
Gambar A.8: Area Kerja IC Studio
Pada gambar A.8 ditampilkan window Library, Cell, View dan Log. Win-
dow Library menampilkan beberapa library yang telah disiapkan untuk dapat digu-
nakan dalam disain IC, baik dimulai dari disain rangkaian skematik sampai layout
IC. Window Cell akan menampilkan daftar file Cell yang telah dibuat. Dalam hal
ini, window tersebut tidak menampilkan apapun karena belum melakukan pem-
buatan Cell. Window View akan menampilkan jenis View dari disain Cell yang
dibuat. Jenis View bisa terdiri dari Schematic, Layout, ViewPoint, atau Symbol.
Window Log akan mencatat semua proses yang dilakukan dengan menampilkan
pesan dalam bentuk teks.
A.3 Pembuatan Skema Rangkaian

Pembuatan skema rangkaian merupakan tahap awal dari proses produksi IC.
Oleh karena itu, tahap ini merupakan tahap yang sangat menentukan hasil yang di-
harapkan nantinya. Untuk itu, pada bab ini akan dijelaskan secara detil bagaimana
cara membangun disain skema rangkaian serta pengecekannya.
A.3.1 Pembuatan Nama dan Jenis

Skema rangkaian dibuat di dalam fasilitas Design Architect IC. Hal ini
dapat dilakukan dengan menggunakan langkah-langkah sebagai berikut :
• Perlu dipastikan bahwa IC Studio telah aktif. Selanjutnya mengaktifkan

direktori TECH C35B4 pada window Library yang ada di IC Studio den-
gan menekan simbol direktori tersebut. Akan tampak beberapa disain Cell
seperti ditampilkan pada gambar A.9.
Gambar A.9: Cell Aktif pada Library
• Pengaktifan window pengisian nama dan jenis Cell yang akan dibuat. Hal
ini dilakukan dengan menekan tombol mouse kanan pada wilayah kosong
di dalam window Cell, kemudian menekan tombol New View. Cara ini
diperlihatkan pada gambar A.10.
A.3 Pembuatan Skema Rangkaian 141
Gambar A.10: Tombol Pembuatan View (Cell) Baru
• Pada window Create New View, disediakan pengisian nama Cell dan
jenisnya. Untuk kepentingan penjelasan dalam buku ini digunakan contoh
nama Cell yaitu Inverter, jenis Viewnya adalah Schematic dan nama View
diisi dengan mengambil nilai asal yang diberikan pada window ini. Jika
pengisian sudah lengkap dan sesuai dengan kebutuhan pembuatan skema
rangkaian, perlu dilakukan penekanan tombol Finish. Contoh tampilan
window ini dapat dilihat pada gambar A.11.
Gambar A.11: Pengisian Nama Cell dan Jenisnya
Beberapa saat kemudian akan aktif window Design Architect IC.
A.3.2 Pembangunan Skema Rangkaian

Pada bagian ini dijelaskan langkah-langkah dalam pembangunan skema
rangkaian yang dipaparkan secara detil. Berdasarkan teori yang dijelaskan pa-
da bab ??, rangkaian Inverter terbangun dari dua transistor CMOS, yaitu PMOS
dan NMOS. Guna memudahkan pemahaman, bagian ini menyediakan panduan

rangkaian Inverter seperti ditampilkan pada gambar A.12 yang dijadikan sebagai
acuan untuk penjelasan berikutnya.
Gambar A.12: Skema Rangkaian Inverter
Tahapan yang digunakan dalam pembangunan skema rangkaian sangat

bervariasi tergantung kepada gaya atau cara pengguna dalam melakukan penggam-
baran skema rangkaian. Walaupun demikian, berikut ini dijelaskan cara
melakukan proses penggambaran dengan pendekatan yang mudah dan praktis un-
tuk dilakukan. Proses ini dijelaskan menggunakan tahap-tahap sebagai berikut
:
• Pengaktifan fasilitas HIT-Kit yang disediakan oleh AMS. Hal ini dilakukan
dengan menekan tombol HIT-Kit Utilities pada pallete ic library.
Tombol ini ditampilkan pada gambar A.13.
• Pengaktifan dan pencarian komponen-komponen yang disediakan oleh AMS.
Hal ini dilakukan dengan menekan tombol devices pada pallete AMS Li-
brary. Tombol ini ditampilkan pada gambar A.14.
• Pengaktifan pemilihan library pmos4. Dilakukan dengan menekan pointer
pada MOS dan memilih pmos4 lalu menekan tombol pmos4 tersebut. Hal
ini diperlihatkan pada gambar A.15.
• Anda dihadapkan pada pengisian nama Transistor Devices seperti terlihat
pada gambar A.16.
Pada pengisian ini, Instance Name dapat dibiarkan seperti nama asalnya,
yaitu m 1 kemudian menekan tombol OK.
Gambar A.13: Tombol HIT-Kit Utilities
Gambar A.14: Tombol Devices
Gambar A.15: Tombol MOS untuk pmos4
• Peletakan library komponen pmos4 ke area kerja. Hal ini dilakukan den-
gan menggerakkan mouse agar simbol pmos4 dapat diletakkan pada area
Schematic. Selanjutnya dilakukan penekanan tombol mouse kiri bila sudah
sesuai dengan posisinya.
• Peletakan library komponen nmos4 ke area kerja. Hal ini dapat dilakukan
dengan cara yang sama seperti yang dilakukan untuk pmos. Hanya saja
Gambar A.16: Nama Transistor PMOS4
pemilihannya adalah nmos4 dengan memberikan Instance Name dengan

nilai m 2.
• Pengembalian posisi tombol ke keadaan sebelumnya. Hal ini dilakukan den-
gan menekan tombol >>> back <<< pada pallete Devices untuk kembali
ke palette AMS Library. Tombol ini ditampilkan pada gambar A.17.
Gambar A.17: Tombol Back
• Pengaktifan pencarian dan pemilihan komponen yang disediakan oleh Men-

tor GraphicsT M . Hal ini dilakukan dengan menekan tombol MGC Library
pada palette AMS Library. Tombol ini ditampilkan pada gambar A.18.
Gambar A.18: Tombol MGC Library
• Pengaktifan pencarian komponen generic dengan menekan tombol Generic

Lib pada palette ic library. Tombol ini ditampilkan pada gambar A.19.
• Penempatan komponen VDD. Hal ini dilakukan dengan menekan simbol
VDD dan menggerakkan kursor sampai simbol VDD diatas pmos4. Ke-
Gambar A.19: Tombol Generic Lib
mudian menekan tombol mouse kiri untuk meletakkan VDD sesuai pada
lokasinya.
• Penempatan komponen Ground. Hal ini dilakukan dengan menekan simbol

Ground dan menggerakkan kursor sampai simbol Ground dibawah nmos4.
Kemudian menekan tombol mouse kiri untuk meletakkan Ground sesuai
pada lokasinya.
• Penempatan komponen Portin. Hal ini dilakukan dengan menekan sim-

bol Portin dan menggerakkan kursor sampai simbol Portin disebelah kiri
pmos4 dan nmos4. Kemudian menekan tombol mouse kiri untuk mele-
takkan Portin sesuai pada lokasinya.
• Penempatan komponen Portout. Hal ini dilakukan dengan menekan sim-

bol Portout dan menggerakkan kursor sampai simbol Portout disebelah
kanan pmos4 dan nmos4. Kemudian menekan tombol mouse kiri untuk
meletakkan Portout sesuai pada lokasinya.
• Pengubahan nama port agar sesuai dengan fungsinya. Dalam panduan

gambar A.12 ditunjukkan bahwa nama portin dan portout perlu digan-
ti menjadi nama baru Input dan Output. Hal ini dapat dilakukan den-
gan menggerakkan kursor pada simbol Portin lalu menekan tombol mouse
kiri untuk memilihnya. Jika sudah terpilih, ditandai dengan garis putus-
putus, menekan tombol mouse kanan untuk memilih properties. Selan-
jutnya menekan pointer Properties lalu menekan Change Text Values....
Cara ini diperlihatkan pada gambar A.20.
Anda dihadapkan pada pengisian nama port. Anda dapat mengisi Text Val-
ue dengan Input dan Output. Kemudian menekan tombol OK. Pengisian
ini ditampilkan pada gambar A.21.
Agar dapat dipasang namanya, perlu menekan tulisan NET pada Portin
selanjutnya menekan tulisan NET pada Portout.
• Pembuatan hubungan simbol-simbol komponen pada area kerja Schematic

menggunakan wire. Hal ini diaktifkan dengan menekan simbol Add Wire
seperti diperlihatkan pada gambar A.22.
Gambar A.20: Menu Ubah Nama Port
Gambar A.21: Pengisian Nama Port
Gambar A.22: Tombol Add Wire
Cara menghubungkan disesuaikan dengan panduan gambar A.12. An-

da dapat menghubungkan wire catu daya VDD dengan Source pmos4,
menghubungkan Drain nmos4 dengan Ground. Demikian juga wire untuk in-
put yaitu dengan menghubungkan Gate pmos4 dengan Gate nmos4, selanjut-
nya menghubungkan pula dengan Portin. Wire untuk output dihubungkan
dari Drain pmos4 dengan Source nmos4, lalu menghubungkan pula dengan
Portout. Sementara wire substrat dilakukan dengan menghubungkan Source
pmos4 dengan substrat pmos4 serta menghubungkan Drain nmos4 dengan
substrat nmos4.
• Penghilangan pemilihan komponen. Hal ini dilakukan dengan cara menekan

sembarang lokasi kosong untuk tidak memilih simbol apapun di area
Schematic.
A.3.3 Pengecekan dan Penyimpanan

A.3.3.1 Pengecekan
Pengecekan skema rangkaian selayaknya sering dilakukan guna memperoleh in-
formasi ada tidaknya kesalahan dalam pembuatan skema rangkaian. Pengecekan
ini biasanya digunakan untuk mendeteksi adanya kesalahan dalam keterhubun-
gan antar simbol komponen elektronik yang digunakan pada skema rangkaian.
Disamping itu juga untuk mengetahui apakah sudah benar-benar sesuai dengan
aturan pembuatan skema rangkaian yang diterapkan di dalam Mentor GraphicsT M ,
sehingga hasil akhir skema rangkaian dapat dijamin kebenarannya.
Cara menjalankan pengecekan skema rangkaian dilakukan dengan menekan
menu File lalu memilih Check Schematic dan menekan pilihan tersebut. Menu
ini diperlihatkan pada gambar A.23.
Gambar A.23: Menu Check Schematic

Salah satu contoh window hasil pengecekan ditampilkan pada gambar A.24.
Nilai error sama dengan 0 mengindikasikan bahwa hasil pengecekan adalah
benar. Akan tetapi jika ditemukan nilai error bukan 0, maka perlu memperbai-
ki skema rangkaian pada bagian yang menimbulkan error. Jika ditemukan nilai
warning bukan 0, untuk sementara ini dapat diabaikan. Perbaikan untuk masalah
warning akan dibahas pada buku seri Mentor GraphicsT M berikutnya.
Untuk menutup window pesan error ini dapat dilakukan dengan menekan click
and drag dan memilih Close pada tombol pojok kiri atas window pesan hasil
pengecekan tersebut. Menu ini diperlihatkan pada gambar A.25.
A.3.3.2 Penyimpanan
Penyimpanan hasil kerja diharapkan selalu atau sering dilakukan. Hal ini dit-
erapkan guna menjaga hal-hal yang tidak diinginkan seperti hilangnya hasil kerja
akibat dari matinya komputer secara tidak wajar yang tidak diduga sebelumnya.
Gambar A.24: Contoh Hasil Pengecekan Skema Rangkaian
Gambar A.25: Menu Close Window
Cara penyimpanan hasil kerja dilakukan dengan menekan menu File lalu
menekan Save Sheet atau Save Sheet As... agar menjadi nama sheet yang
berbeda. Menu ini tampak pada gambar A.23.
A.4 Simulasi Skema Rangkaian

A.4.1 Penyediaan Catu Daya
Bagian ini menjelaskan tentang bagaimana cara menambahkan catu daya ke
skema rangkaian. Dalam buku ini, akan diterapkan skema rangkaian Inverter.
Penambahan catu daya harus mengikuti teori-teori yang berlaku bagi pem-
buatan rangkaian elektronika. Untuk itu, penjelasan berikutnya akan mengacu
A.5 Penayangan Hasil Simulasi 149
kepada teori arus dan tegangan yang berlaku sampai saat ini. Sedangkan langkah
yang perlu dilakukan untuk memodifikasi skema rangkaian Inverter adalah sebagai
berikut :
• Penambahan dua buah catu daya DC seperti tampak pada gambar A.26.
Gambar A.26: Skema Catu Daya dan Rangkaian Inverter
Hal ini dilakukan dengan menggunakan MGC Library dan mengambil

Source Lib. Mengubah nilai DC menjadi 3.3 Volt.
• Penambahan VDD dan Ground selanjutnya meletakkannya sesuai dengan

posisi seperti yang diperlihatkan pada gambar A.26.
• Penambahan Portin dan meletakkannya sesuai dengan posisi seperti yang

diperlihatkan pada gambar A.26.
• Pengecekan dan penyimpanan hasil kerja segera dilakukan jika tidak dite-
mukan error.
A.5 Penayangan Hasil Simulasi

Untuk melihat data-data hasil simulasi, dalam hal ini diperlukan untuk proses
analisis sinyal Inverter, dapat dilakukan dengan menekan tombol View Waves
pada palette schematic sim dan selanjutnya memilih dan menekan tombol New
Window. Cara ini dilakukan seperti tampak pada gambar A.27.
Anda akan ditampilkan hasil pola sinyal pada window baru yaitu EZwave.
Bentuk hasil simulasi ditayangkan dalam bentuk grafik sesuai dengan parameter
yang diisi pada sub bab sebelumnya. Hal ini terlihat pada gambar A.28.
Gambar A.27: Tombol untuk Menampilkan Hasil Simulasi
Gambar A.28: Tampilan Hasil Simulasi
Window EZwave digunakan untuk menampung data sekaligus

menampilkannya dalam bentuk grafik hasil-hasil simulasi. Tentunya untuk
kepentingan analisis sinyal yang dihasilkan dari skema rangkaian yang dibuat,
baik pada project Latihan01 ini maupun untuk project lainnya. Tampak bahwa
pada gambar A.28 terlihat adanya perubahan besar tegangan output dari
rangkaian Inverter dengan slope yang halus.
A.6 Pembuatan Layout 151
A.6 Pembuatan Layout

Bagian ini akan menjelaskan cara pembuatan Layout yang mengacu kepada
skema rangkaian Inverter yang telah dipaparkan pada bab sebelumnya. Technol-
ogy beserta aturannya menggunakan library dari AMS. Jika anda belum menge-
tahui aturan tersebut, anda dapat mempelajarinya pada dokumen aturan pem-
buatan Layout yang diterbitkan oleh AMS di http://asic.austriamicrosystems.com.
Sebagian informasi aturan ini tercantum di lampiran.
Layout dibuat di dalam fasilitas IC Station. Hal ini dapat dilakukan dengan
mempersiapkan IC Station agar dapat digunakan dengan nyaman dan selanjutnya
menggambar Layout.
A.6.1 Penyiapan IC Station

Untuk mengaktifkan IC Station, digunakan langkah-langkah sebagai berikut :
1. Pengaktifan AMS IC Studio. Jika belum aktif, cukup menjalankannya den-

gan menggunakan perintah baris seperti dijelaskan pada bab 1 tentang Per-
siapan.
2. Pengecekan ketersediaan skema rangkaian. Hal ini digunakan untuk menge-
tahui apakah tersedia skema rangkaian yang akan dibuat layoutnya. Cara
pengecekan dilakukan dengan menekan cell Inverter pada window Cell.
Perlu dipastikan bahwa Cell Inverter telah memiliki Schematic pada win-
dow View. Cara ini ditunjukkan pada gambar A.29.
Gambar A.29: Cell Inverter
3. Pembuatan View baru untuk layout. Hal ini dilakukan dengan menekan
tombol mouse kanan pada wilayah kosong di dalam window View, kemudian
menekan New View seperti diperlihatkan pada gambar A.30.
4. Pada window Create New View, nama Cell diisi dengan nama Inverter
dan View Type dipilih Layout. Selanjutnya menekan tombol Finish. Hal
ini ditampilkan pada gambar A.31.
Beberapa saat kemudian akan aktif window IC Station. Window ini tam-
pak pada gambar A.32.
Gambar A.30: Menu New View
Gambar A.31: Window Pengisian View dan Nama Layout Baru
Gambar A.32: Window IC Station

Setelah persiapan diselesaikan dan window IC Station aktif, proses pem-

buatan Layout dapat dilakukan dengan menggunakan beberapa langkah sebagai
berikut :
• Penyajian fasilitas menu pembuatan layout. Hal ini dilakukan dengan

menekan menu HIT-Kit Utilities lalu menekan AMS Devices. Menu
ini tampak pada gambar A.33.
Gambar A.33: Menu AMS Devices
• Penyediaan komponen layout PMOS. Hal ini dilakukan dengan menekan

tombol MOS pada palette AMS Devices seperti ditunjukkan pada gambar
A.34.
Gambar A.34: Tombol MOS
Pada window tersebut, Width diisi dengan 0.4 dan Length diisi dengan
0.35. Pada bagian Mos Transistor Types dipilih pmos4 sedangkan Sequence
dibiarkan isinya seperti nilai asalnya. Pengisian ini tampak pada gambar
A.35.
Jika telah sesuai pengisiannya, dapat dilakukan penekanan tombol OK un-
tuk menempatkannya pada area kerja. Hal ini dilakukan dengan mengger-
akkan kursor pada posisi area kerja dan menekan mouse kiri untuk menem-
patkannya sesuai dengan lokasinya.
• Pembuatan MET1 dengan ukuran width 0.5 yang disediakan untuk In-
put dan menempelkannya ke POLY1 untuk kedua pmos4 dan nmos4.
Gambar A.35: Pengisian Parameter MOS
Pembuatan MET1 juga dilakukan untuk SOURCE pmos4 agar dapat di-
hubungkan dengan VDD serta MET1 yang diperlukan DRAIN nmos4 un-
tuk dihubungkan dengan Ground. Aturan lebar Metal dapat dilihat pada
lampiran.
• Pembuatan MET1 yang menghubungkan METAL pmos4 (DRAIN) dengan
METAL nmos4 (SOURCE). Hal ini dilakukan dengan metode Path:. Cara
ini dengan menekan mouse kanan di lokasi kosong pada area kerja Layout,
menekan Add, menekan Path: seperti pada gambar ??. Ketika window
dialog muncul disisi bawah, dilakukan penekanan tombol Options... pada
window ADD PATH. Window dialog ini tampak pada gambar refgbr-5-12.
Gambar A.36: Pilihan Option pada ADD PATH
Untuk menempatkan MET1, dapat dilakukan dengan menekan MET1 pada

bagian Choose one layer name dan mengisi 0.5 pada Width. Pilihan
lain dibiarkan sesuai dengan nilai asalnya. Selanjutnya menekan tombol
OK. Window pemilihan lapisan layout tampak pada gambar A.37.
MET1 perlu diatur supaya terhubung dengan METAL pmos4 dan nmos4.
Hal ini dapat dilakukan dengan menggunakan fungsi-fungsi move, baik
vertical, horizontal, relative, notch dan lain-lain agar berhasil dalam
menghubungkannya. Fungsi-fungsi ini tampak pada gambar A.38.
• Pembuatan konektor yang menghubungkan POLY1 dengan MET1 yang
digunakan untuk Input. Hal ini dilakukan dengan menekan menu HIT-Kit
Utilities lalu memilih dan menekan AMS Interconnect seperti tampak
pada gambar A.33. Pada palette AMS Interconnect dilakukan penekanan
GB-Path seperti tampak pada gambar A.39.
Anda akan dihadapkan pada window GB. Width diisi dengan 0.5 dan
tombol radio Contacts diaktifkan. Pilihan p1m1 pada Gb Types diak-
tifkan. Path Style dan Endstyle dibiarkan seperti nilai asalnya. Anda dapat
Gambar A.37: Window Pemilihan Lapisan Layout
Gambar A.38: Menu Edit
Gambar A.39: Tombol GB-Path
melihat aturan pembuatan konektor pada lampiran. Jika sudah lengkap da-
pat dilakukan penekanan tombol OK. Pengisian ini tampak pada gambar
A.40.
Posisi kursor diatur dan dilakukan click and drag pada lokasi koneksi antara
POLY1 dan MET1.
• Penyimpanan hasil disain perlu dilakukan dahulu. hal ini dijalankan dengan
menekan simbol Save Cell seperti tampak pada gambar A.41.
• Pengecekan Layout. Hasil disain ini dapat diterapkan dan diuji dengan
pengecekan DRC. Hal ini dilakukan dengan menekan menu Checking dan
Gambar A.40: Pengisian pada Window GB-Path
Gambar A.41: Tombol Save Cell
menekan DRC (ICrules). Menu ini tampak pada gambar A.42.
Gambar A.42: Menu DRC (ICrules)
Hasil pengecekan tampil pada window log di sisi bawah. Perlu diperhatikan
nilai/jumlah error yang dihasilkannya. Contohnya tampak pada gambar
A.43.
Gambar A.43: Contoh Hasil Pengecekan DRC IC Rules
Pada contoh ini terlihat ada 23 error yang terjadi pada gambar layout yang
sedang dikerjakan. Penjelasan detil tentang variasi jenis error disajikan pada
buku seri Mentor GraphicsT M selanjutnya.
• Perbaikan layout akibat adanya error. Perbaikan Layout dilakukan satu per-
satu dengan menerapkan pengecekan berulang. Metode perbaikan ini meng-
gunakan penekanan menu Checking dan DRC (ICrules) serta penekanan
First Error dan Next Error seperti menu pada gambar A.42. Hasilnya
tampak pada window log di sisi bawah. Perbaikan dapat dilakukan baik
menggunakan cara Add-Shape: maupun Add-Path:. Perbaikan ini di-
lakukan bila ditemukan permasalahan error yang tertulis pada pesan, seperti
:
– Jika terdapat kategori pesan ”Warning” atau ”ERC Warning”, untuk

sementara ini dibiarkan tanpa perbaikan dahulu. Hal ini akan dibahas
pada buku seri Mentor Graphics berikutnya.
– Pesan NWELL HOT. Hal ini dibahas pada buku seri Mentor Graphics
berikutnya.
– Pesan Minimum density of POLY1 area, untuk sementara ini dibiarkan
saja seperti apa adanya. Anda bisa mempelajarinya secara detil pada
lampiran.
– Pesan Minimum PPLUS spacing diperbaiki dengan penambahan
PPLUS pada posisi yang ditunjukkan pada area kerja Layout. At-
uran PPLUS ini dapat dilihat pada lampiran.
– Pesan Missing FIMP layer diperbaiki dengan penambahan FIMP pada
posisi yang ditunjukkan pada area kerja Layout. Aturan FIMP ini
dapat dilihat pada lampiran.
– Pesan Missing NLDD layer diperbaiki dengan penambahan NLDD pa-
da posisi yang ditunjukkan pada area kerja Layout. Aturan NLDD ini
dapat dilihat pada lampiran.
• Pengaturan nama Pin masing-masing koneksi ke object luar agar dapat dita-
mpilkan di Layout. Hal ini dilakukan dengan menekan menu Setup, memilih
dan menekan IC.... Menu ini tampak pada gambar A.44.
Gambar A.44: Menu IC

Anda akan dihadapkan pada window Setup IC. Tombol radio Port/Pin
Name Display harus diaktifkan pada posisi On. Jika telah dilaksanakan,
selanjutnya dapat dilakukan penekanan tombol OK. Window ini tampak
pada gambar A.45.
Gambar A.45: Pengisian Parameter Setup IC
Penjelasan mengenai parameter lain pada window Setup IC akan disajikan

pada buku seri Mentor GraphicsT M berikutnya.
• Pemberian nama setiap koneksi Port. Hal ini dilakukan dengan menekan
tombol mouse kanan pada setiap MET1 untuk VDD, Input, Ground
dan Output. Selanjutnya diberi nama dengan cara menekan MET1 pa-
da bagian VDD dengan nama VVdd, bagian Input dengan nama Input,
bagian Ground dengan nama VVss, bagian Output dengan nama Output.
Perlu dipastikan bahwa MET1 telah terpilih, lalu menekan tombol mouse
kanan, menekan Add, menekan Make, menekan Port:. Contohnya tampak
pada gambar A.46 untuk MET1 bagian VDD.
Pada window Make Port, Port Name diisi dengan VVdd, Port Type dip-
ilih Power, Direction dipilih In seperti tampak pada gambar A.47.
Sedangkan untuk MET1 yang lain perlu diselesaikan dan nilai Port Name,
Port Type dan Direction sesuai dengan kepentingan port yang bersangku-
tan. Agar lebih jelas pemahamannya, berikut ini disajikan nilai parameter
masing-masing Port tersebut ke dalam tabel A.1.
Gambar A.46: Menu Make Port
Gambar A.47: Pengisian Nama Port VDD
• Penyimpanan hasil kerja. Penyimpanan hasil disain layout perlu segera di-
lakukan dengan menekan simbol Save Cell seperti terlihat pada gambar
A.41.
Tabel A.1: Tabel Nama, Jenis dan Arah Port

Port Connection Port Name Port Type Direction
Input Input Signal In
Vdd VVdd Power In
Ground VVss Power In
Output Output Signal Out
Index
AC, 51 corner, 12
Accusim, 120 counter, 113
ADC, 104, 113, 121, 123, 125, 127 coupled, 98
akumulasi, 29 current, 98
alamat, 114 current mirror, 93
amplifier, 98
AMS, 1, 142 data, 117
Analog, 49, 100 Data Input, 118
analog, 11, 120 Data Output, 118
anoda, 23 Data Variabel, 113
arus sink, 95 DC, 51
ASIC, 4 dekoder, 122, 128
atom donor, 20, 24 Delay, 60
delay, 70
bandwidth, 127 depletion, 25
bias, 16, 26 Desain, 4, 100
biner, 113 desain, 4, 96
Bipolar, 123 Design Architecs, 120
bit, 130 Design Architect, 9, 140
Blok Diagram, 118 desipasi, 71
bulk, 15 devices, 142, 153
diagram waktu, 117
CAD, 7 differensial, 98, 126
CCD, 121 difusi, 20
cell, 8, 9, 140, 159 Digital, 65
CEP, 117, 119 digital, 11, 57, 68
CET, 117 dinamik, 104
CHIPs, 4 dioda, 16, 23
Ci, 120 DNL, 129
clock, 116, 117, 127 Drain, 1, 146
close loop, 70 drain, 49, 62, 68, 94
CMOS, 1, 2, 4, 6, 15, 17–19, 65, 73, DRC, 10
93, 113, 121, 142
Co, 120 elektron, 24
code, 128 elektronika digital, 113
Complementary, 2 ENOB, 130
contact, 2, 79 ex-nor, 120
162 Index
Ex-OR, 83 karakteristik, 41
Ex-Or, 84 Karakteristik DC, 66
EZwave, 150 koefisien, 25
Komparator, 104
feedback, 70 komparator, 105, 125
FFT, 128 konduktor, 17
Filp-flops, 80 kurva, 73
Flash, 123 kutub, 6
Flip-flops, 85
flip-flops, 116 latch, 104, 127
floor, 12 layer, 17, 18
floorplan, 11 layout, 5, 7, 9, 20, 121, 123, 151
FPGAs, 5 level tegangan, 67
frekuensi, 53, 70 load, 116
gain, 127 Manajemen Clock, 127

Gate, 1 masker, 19
gate, 59, 96, 146 material, 21
GDS, 7 Mentor Graphics, 7, 78, 120, 135
gerbang, 99 metal, 2
ground, 11, 25, 31, 62, 69, 145 metal1, 10
MOSFET, 29
HIT-Kit, 142, 153 Mosfet, 15, 41, 57, 73, 93
hole, 24, 32 mosfet, 31, 49, 53, 68
MSB, 123
IC, 7 multiplexer, 81, 82
ic Library, 142 mux 2-1, 82
IC Station, 7, 153
IC Studio, 136, 139 N+, 10
IC-station, 121 n+, 79
impedansi, 100 n-channel, 73
implant, 23 N-well, 20, 23, 79
Input, 158 n-well, 16, 20, 22, 26
input, 4, 116, 118 NAND, 73, 78, 85
Instance, 142 NET, 145
intrinsik, 25 nmos4, 146
intrisik, 60 noise, 101
Inverter, 67 noise margin, 67
inverter, 3, 65, 73, 75, 141, 151 NOR, 73, 77, 78, 86
junction, 6, 24, 25 offset, 103

oksida, 18, 37
kanal, 29 OP-AMP, 8
kapasitan, 24, 25, 69 Op-Amp, 100
kapasitif, 100 osilasi, 70
kapasitip, 58 Osilator, 70
kapasitor, 71, 124 osilator, 70
Index 163
OTA, 100 reset, 128

Output, 158 resistor, 20, 22, 96
output, 4, 116, 118 Ring, 70
RS Flip-flops, 85
P+, 79
p-channel, 73 saturasi, 50
p-substrat, 23, 26 Schematic, 141
P-well, 79 schematic, 149
parameter, 4, 58, 74, 149 semikonduktor, 1, 21
parasit, 68 Shockley, 23
parasitik, 4, 24–26, 32 silikon, 6, 20, 24, 25, 37
path selector, 81 simbol, 147
Pembanding, 120 Simulasi, 120
pembanding, 118 SNDR, 130
pencacah, 113, 118, 121 Source, 1
Penguat Operasional, 126 source, 59, 98, 146
perangkat lunak, 6 stage, 124, 126, 127
photo-resistor, 19 state diagram, 115
photodioda, 121 substrat, 15, 23, 146
pin, 11 subtrat, 15
Pipeline, 121 switch, 1, 58, 73
pipeline, 113, 123, 128 Switching, 68
pixel, 114, 121 switching, 58
pmos4, 145 switching point inverter, 67
Point, 67
poly1, 10 TC, 117
polysilicon, 2 tegangan, 73, 125
port, 158 tegangan offset, 103
portin, 145 Teknologi, 121
power, 123 temperatur, 54
power dinamis, 71 TG, 80, 81
Power dissipation, 66 tipe N, 73
pre-amp, 105 tipe P, 73
Presisi, 104 tipe-N, 2
produksi, 4, 6 tipe-P, 2
propagasi, 61 trans-konduktance, 51, 74, 125
propagation delay, 80 transistor, 3, 16, 73, 80, 82, 84, 123,
proses, 19 126
pull, 71 Transistor Devices, 142
transmission gate, 81
QuickSIM, 120 treshold, 34, 66
Two-Stage, 100
rangkaian, 100
Rangkaian pembagi tegangan, 96 vcc, 11
Rangkaian penguat diferensial, 98 VDD, 11, 59, 158
real time, 122 vdd, 69
164 Index
Via, 79
via, 2
video, 123
VLSI, i
VSS, 11
Wafer, 15
wafer, 6, 17–20
Well, 15
well, 15, 29, 67
wire, 146

Buku02 GB PDF

Diunggah oleh

Informasi Dokumen

Deskripsi Asli:

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Buku02 GB PDF

Diunggah oleh

Hak Cipta:

Format Tersedia

Desain CMOS VLSI

Dr. Eri Prasetyo Wibowo

Dr. Eri Prasetyo Wibowo

rahmat dan kemudahan sehingga bisa menyelesaikan Buku yang berjudul

gu sidang disertasi di Université de Bourgogne, Prancis. Karena kesibukan

tahun untuk diselesaikan.

terkenal di bidang desain CMOS dan juga digabungkan pengalaman penulis

CMOS. Buku ini disusun dalam 8 bab, yang mencakup;

gunakan untuk mendesain rangkaian elektronika dari bagaimana mem-

• Bab 2 menjelaskan tentang pembentukan N-well, menghitung nilai

• Bab 3 menjelaskan bagaimana cara menghitung kapasitan Mosfet,

• Bab 4 menjelaskan model Mosfet analog untuk frekuensi rendah, tinggi

dan efek pengeruh temperatur.

• Bab 5 menjelaskan model mosfet digital tentang efek kapasitip, karak-

• Bab 6 membahas rangkaian digital CMOS misalnya inverter, gerbang

• Bab 7 membahas mengenai rangkaian analog CMOS, dari rangkaian

linier sampai desain rangkaian analog terpadu.

• Bab 8 membahas dan menganalisa hasil desain riset CMOS.

penulis dari Indonesia dan keprihatinan penulis atas ketertinggalan indonesia

Depok, Desember 2010

Daftar Isi iii

Daftar Tabel xvii

DAFTAR TABEL xvii

1.1 Konsep Kerja CMOS . . . . . . . . . . . . . . . . . . . . . . . 1

1.1.1 Struktur MOS . . . . . . . . . . . . . . . . . . . . . . . 1

1.1.2 Mengapa Complementary . . . . . . . . . . . . . . . . 2

1.2 Proses Desain IC CMOS . . . . . . . . . . . . . . . . . . . . . 4

1.4 Program IC Station . . . . . . . . . . . . . . . . . . . . . . . . 7

1.4.1 Cell di IC Station . . . . . . . . . . . . . . . . . . . . . 8

1.4.2 Membuat Cell . . . . . . . . . . . . . . . . . . . . . . . 9

1.4.3 Bentuk Layout Yang Siap Diproduksi . . . . . . . . . . 11

1.5 Soal Latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.1.1 Proses Pembentukan (patterning) . . . . . . . . . . . . 17

2.1.2 Pembentukan N-well . . . . . . . . . . . . . . . . . . . 20

2.2 Kalkulasi Resitor di Layout . . . . . . . . . . . . . . . . . . . 20

2.2.1 Resistor N-well . . . . . . . . . . . . . . . . . . . . . . 23

2.3 N-well / Dioda substrat . . . . . . . . . . . . . . . . . . . . . 23

2.3.1 Deplition(parasitic) Layer kapasitan . . . . . . . . . . . 24

2.4 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.1 Kapasitan Mosfet . . . . . . . . . . . . . . . . . . . . . . . . . 29

3.1.3 Kekuatan terbalik . . . . . . . . . . . . . . . . . . . . . 33

3.2 Tegangan Ambang (Threshold) . . . . . . . . . . . . . . . . . 34

3.3 Karakteristik Mosfet . . . . . . . . . . . . . . . . . . . . . . . 41

3.3.1 Mosfet Beroperasi Pada Daerah Trioda . . . . . . . . . 41

3.3.2 Daerah Saturasi . . . . . . . . . . . . . . . . . . . . . . 44

3.4 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

4 Model Mosfet Analog 49

4.1 Model Mosfet Untuk Frekuensi Rendah . . . . . . . . . . . . . 49

4.1.1 Model Mosfet Signal Rendah Daerah Saturasi . . . . . 50

4.2 Model Mosfet Frekuensi Tinggi . . . . . . . . . . . . . . . . . 53

4.3 Efek Temperatur Pada Mosfet . . . . . . . . . . . . . . . . . . 54

4.4 Latihan Soal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

5.1 Model Mosfet Digital . . . . . . . . . . . . . . . . . . . . . . . 57

5.1.1 Efek Kapasitip . . . . . . . . . . . . . . . . . . . . . . 58

5.1.2 Proses Karakteristik Waktu Konstan . . . . . . . . . . 60

5.1.3 Delay dan Transisi Waktu . . . . . . . . . . . . . . . . 60

5.2 Soal latihan . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

6 Rangkaian Digital CMOS 65

6.1.1.1 Noise Margin . . . . . . . . . . . . . . . . . . 67

6.1.1.2 Inverter Switching Point . . . . . . . . . . . . 67

6.1.1.3 Karakteristik Switching . . . . . . . . . . . . 68

6.1.1.4 Osilator Ring . . . . . . . . . . . . . . . . . . 70