Prak Elka Terpadu

Faizal Arya Samman
Andreas Vogel
Universitas Hasanuddin
Buku Penuntun
Praktikum Elektronika
Terpadu
(21D04121303)
Desain Tata Letak Sirkuit Terpadu
menggunakan Software CAD Microwind
Laboratorium Elektronika & Divais

2
LAB
ELVIS
Fakultas Teknik
Departemen Teknik Elektro
Laboratorium Elektronika & Divais
Kode Matakuliah: 21D04121303
Laporan
Praktikum Elektronika Terpadu
Praktikum dilaksanakan pada Semester II Tahun Ajaran ........../..........

di Laboratorium Elektronika & Divais.
Kepala Lab: Prof. Dr.-Ing. Ir. Faizal Arya Samman, ST, MT, IPU, ACPE
Laporan Modul
Modul ke (Lingkari salah satu):
Disusun oleh Praktikan:
1 2 3 4 5 6 7 8 9
Nama : ............................
Judul Modul :
NIM : ..............................
.........................................................
.........................................................
2
Daftar Isi
Daftar Tabel v
Daftar Gambar viii
1 Layout Transistor NMOS dan PMOS 1

1.1 Tujuan dan sasaran . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Merancang tata letak transistor NMOS . . . . . . . . . . . . 2
1.3 Merancang tata letak transistor PMOS . . . . . . . . . . . . 3
1.4 Himpunan aturan desain . . . . . . . . . . . . . . . . . . . . 3
1.4.1 Aturan desain lapisan NWell . . . . . . . . . . . . . . 4
1.4.2 Aturan desain lapisan Difusi N+ dan Difusi P+ . . . 5
1.4.3 Aturan desain lapisan Polysilicon . . . . . . . . . . . 5
1.4.4 Aturan desain lapisan Metal 1 . . . . . . . . . . . . . 6
1.4.5 Aturan desain lapisan Contact . . . . . . . . . . . . . 6
1.5 Transistor sebagai saklar . . . . . . . . . . . . . . . . . . . . 6
1.5.1 Petunjuk pelaksanaan . . . . . . . . . . . . . . . . . 6
1.6 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2 Simulasi Transistor NMOS dan PMOS dalam Layout 9

2.2 Transistor MOS dalam layout . . . . . . . . . . . . . . . . . 10
2.2.1 Transfer (sintesis) rangkaian logika ke layout . . . . . 10
2.2.2 Pandangan layout dari samping (cross-Section) . . . 11
2.2.3 Simulasi layout . . . . . . . . . . . . . . . . . . . . . 11
2.3 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3 Gerbang Logika NOT (Logic Inverter) 13

3.2 Merancang tata letak gerbang NOT . . . . . . . . . . . . . . 14
3.2.1 Perancangan di atas bidang berarsir . . . . . . . . . . 14
3.2.2 Perancangan di Microwind . . . . . . . . . . . . . . . 15
i
DAFTAR ISI
3.2.3 Simulasi analog yang dinamis . . . . . . . . . . . . . 15

3.3 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
4 Sirkuit Terpadu Gerbang CMOS NAND dan NOR 17

4.2 Merancang tata letak gerbang NAND 2 input . . . . . . . . 18
4.2.1 Fungsi logika . . . . . . . . . . . . . . . . . . . . . . 18
4.2.2 Perancangan skematika di atas kertas . . . . . . . . . 18
4.2.3 Perancangan skematika dalam Dsch2 . . . . . . . . . 18
4.2.4 Perancangan tata letak di atas bidang berarsir . . . . 19
4.2.5 Perancangan tata letak dalam Microwind . . . . . . . 20
4.3 Merancang tata letak gerbang NOR 2 input . . . . . . . . . 21
4.4 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
5 Hukum De Morgan dan Teknologi Sel Standard 23

5.1 Tujuan dan Sasaran . . . . . . . . . . . . . . . . . . . . . . . 23
5.2 Rangkaian logika CMOS fungsi logika Multiplekser pada level
gerbang . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
5.3 Rangkaian logika CMOS fungsi logika Sel Full-Adder pada
level gerbang . . . . . . . . . . . . . . . . . . . . . . . . . . 25
5.4 Desain Unit Adder/Substractor 4-bit . . . . . . . . . . . . . 27
5.5 Desain Tata Letak Sirkuit Terpadu . . . . . . . . . . . . . . 29
5.5.1 Desain Tata Letak . . . . . . . . . . . . . . . . . . . 29
5.5.2 Hasil Simulasi Post Layout . . . . . . . . . . . . . . . 29
5.6 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
6 Desain Penjumlah Digital menggunakan Teknologi Sel Stan-

dard 31
6.2 Merancang Sel/Unit Modul Half-Adder . . . . . . . . . . . . 32
6.3 Merancang Sel/Unit Modul Full-Adder . . . . . . . . . . . . 33
6.4 Merancang Penjumlah Digital 6-bit . . . . . . . . . . . . . . 34
6.5 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
7 Desain Pengali Digital menggunakan Teknologi Sel Stan-

dard 39
7.2 Merancang Skematika Pengali Digital . . . . . . . . . . . . . 40
7.2.1 Rancangan Skematika Semi-Custom Half-Adder dan
Full-Adder . . . . . . . . . . . . . . . . . . . . . . . . 40
7.2.2 Gate-Level Simulation . . . . . . . . . . . . . . . . . 41
7.2.3 Konversi ke Netlist Verilog Struktural . . . . . . . . . 42
7.2.4 Rancangan Tata Letak dengan Teknik Semi-Custom 42
7.2.5 Post-Layout Simulation . . . . . . . . . . . . . . . . . 43
ii
DAFTAR ISI
7.3 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
8 Rangkaian Logika CMOS Level-Transistor dan Teknik De-

sain Full-Custom 47
8.2 Rangkaian logika CMOS pada level gerbang . . . . . . . . . 48
8.3 Rangkaian logika CMOS pada level transistor . . . . . . . . 48
8.3.1 Desain Skematika level transistor . . . . . . . . . . . 48
8.3.2 Simulasi level transistor . . . . . . . . . . . . . . . . 49
8.3.3 Desain Tata letak sirkuit terpadu . . . . . . . . . . . 49
8.3.4 Simulasi Post-Layout . . . . . . . . . . . . . . . . . . 49
8.4 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
9 Sirkuit Terpadu Analog 53

9.2 Perancangan referensi tegangan . . . . . . . . . . . . . . . . 54
9.2.1 Analisa karakteristik transistor NMOS yang terhubung
sebagai dioda . . . . . . . . . . . . . . . . . . . . . . 54
9.2.2 Persamaan suatu referensi tegangan . . . . . . . . . . 55
9.3 Perancangan cermin arus . . . . . . . . . . . . . . . . . . . . 58
9.3.1 Analisa arus Master dan arus Slave . . . . . . . . . . 58
9.4 Perancangan penguat tingkat satu . . . . . . . . . . . . . . . 59
9.4.1 Penentuan fungsi transfer melalui perhitungan manual 60
9.4.3 Analisa fungsi transfer penguat tingkat satu dalam
Microwind . . . . . . . . . . . . . . . . . . . . . . . . 63
9.5 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Daftar Pustaka 65
iii
Daftar Tabel
4.1 Tabel kebenaran gerbang logika NAND 2 input . . . . . . . 18

4.2 Tabel waktu tunda . . . . . . . . . . . . . . . . . . . . . . . 20
5.1 Tabel kebenaran dari fungsi logika multiplekser. . . . . . . . 24

5.2 Tabel kebenaran dari fungsi logika Sel Full-Adder setelah diuji. 27
5.3 Tabel Uji Adder/Subtractor 4-bit. . . . . . . . . . . . . . . . 28
6.1 Tabel kebenaran dari fungsi logika Half-Adder. . . . . . . . . 32

6.2 Tabel kebenaran dari fungsi logika Half-Adder. . . . . . . . . 34
7.1 Huruf-huruf pada kolom Side untuk menetapkan posisi pin-

pin pada simbol. . . . . . . . . . . . . . . . . . . . . . . . . 40
7.2 Tabel kebenaran dari fungsi logika pengali digital 3-bit. . . . 46
8.1 Tabel kebenaran dari fungsi logika yang telah diberikan. . . 50

8.2 Perbandingan Jumlah Transistor dari bermacam bentuk rangka-
ian logika. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
v
Daftar Gambar
1.1 Bidang berarsir untuk menggambar tata letak transistor NMOS. 2

1.2 Bidang berarsir untuk menggambar tata letak transistor PMOS. 3
1.3 Kesalahan Fabrikasi . . . . . . . . . . . . . . . . . . . . . . 4
1.4 Dua jalur masing-masing digambar dan setelah difabrikasi . 5
1.5 Sekematik untuk simulasi perilaku transitor NMOS dan PMOS 7
3.1 Bidang berarsir untuk menggambar tata letak Gerbang NOT. 14
4.1 Bidang berarsir untuk menggambar tata letak Gerbang NAND. 19

4.2 Bidang berarsir untuk menggambar tata letak Gerbang NOR. 21
5.1 Bingkai untuk menggambar rangkaian logika CMOS level

gerbang. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
5.2 Gerbang logika Sel Full-Adder. . . . . . . . . . . . . . . . . 26
5.3 Skematika level gerbang dari Half-Adder. . . . . . . . . . . . 26
5.4 Simbol, tabel kebenaran dan skematika Adder/Substractor
4-bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
6.1 Skematika level gerbang dari Half-Adder. . . . . . . . . . . . 33

6.2 Diagram Pewaktu (Timing Diagram) hasil Post-Layout Sim-
ulation dari Half-Adder. . . . . . . . . . . . . . . . . . . . . 33
6.3 Bidang untuk menggambar Peta Karnaugh dan menuliskan
fungsi logika luaran Cout dan S pada Full-Adder. . . . . . . 35
6.4 Skematika level gerbang dari Full-Adder. . . . . . . . . . . . 36
ulation dari Full-Adder. . . . . . . . . . . . . . . . . . . . . . 36
6.6 Skematika rangkaian penjumlah 6-bit menggunakan simbol
Half-Adder dan Full-Adder. . . . . . . . . . . . . . . . . . . 37
7.1 Simbol sel Half-Adder dan Full-Adder. . . . . . . . . . . . . 41

7.2 Skematika pengali digital menggunakan modul-modul sel Half-
Adder dan Full-Adder. . . . . . . . . . . . . . . . . . . . . . 42
vii
DAFTAR GAMBAR
7.3 Tata letak sirkuit terpadu dari pengali digital 3-bit. . . . . . 43

ulation dari pengali digital 3-bit. . . . . . . . . . . . . . . . 44
ulation dari pengali digital 3-bit. . . . . . . . . . . . . . . . 45
8.1 Bingkai untuk menggambar rangkaian logika CMOS level

gerbang. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
8.2 Skematika rangkaian logika CMOS level transistor. . . . . . 49
8.3 Bidang berarsir untuk menggambar tata letak rangkaian logika
CMOS level transistor. . . . . . . . . . . . . . . . . . . . . . 50
8.4 Diagram Pewaktu (Timing Diagram) hasil simulasi. . . . . . 51
9.1 Pembagi Referensi . . . . . . . . . . . . . . . . . . . . . . . 55

9.2 Transistor NMOS terhubung sebagai dioda . . . . . . . . . . 56
9.3 Cermin Arus . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
9.4 Cermin Arus . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
9.5 Penguat input dan output dalam sistem telekomunikasi . . . 59
9.6 Penguat tingkat satu berbasis transistor NMOS . . . . . . . 60
9.7 Fungsi transfer penguat tingkat satu . . . . . . . . . . . . . 60
9.8 Penguat tingkat satu berbasis NMOS dan beban PMOS . . 62
9.9 Simulasi fungsi transfer VOU T terhadap VIN dalam Microwind 63
viii
MODUL 1
Layout Transistor NMOS dan
PMOS
Daftar Isi
1.1 Tujuan dan sasaran . . . . . . . . . . . . . . . . . 1
1.2 Merancang tata letak transistor NMOS . . . . . 2
1.3 Merancang tata letak transistor PMOS . . . . . 3
1.4 Himpunan aturan desain . . . . . . . . . . . . . . 3
1.4.1 Aturan desain lapisan NWell . . . . . . . . . . . 4
1.4.2 Aturan desain lapisan Difusi N+ dan Difusi P+ 5
1.4.3 Aturan desain lapisan Polysilicon . . . . . . . . . 5
1.4.4 Aturan desain lapisan Metal 1 . . . . . . . . . . 6
1.4.5 Aturan desain lapisan Contact . . . . . . . . . . 6
1.5 Transistor sebagai saklar . . . . . . . . . . . . . . 6
1.5.1 Petunjuk pelaksanaan . . . . . . . . . . . . . . . 6
1.6 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 8
1.1 Tujuan dan sasaran

Tujuan dan sasaran yang ingin dicapai setelah melaksanakan praktikum
yang dituntun dalam modul ini adalah sbb:
Tujuan dan
Sasaran
• Mahasiswa mampu merancang tata letak sirkuit terpadu dari transis-
tor NMOS (MOSFET kanal N) dan PMOS (MOSFET kanal P).
• Mahasiswa mampu menjelaskan aturan-aturan dasar yang harus dike-

tahui untuk merancang NMOS dan PMOS.
1
MODUL 1. LAYOUT TRANSISTOR NMOS DAN PMOS
• Mahasiswa mulai memahami pengaruh panjang (L) dan lebar (W)

gerbang (polysilicon) MOSFET sebagai karakteristik utama transistor
NMOS dan PMOS.
• Mahasiswa memahami perilaku transistor NMOS dan PMOS sebagai

model saklar.
1.2 Merancang tata letak transistor NMOS

Rancanglah tata letak (layout) NMOS dengan menggunakan teknologi CMOS
0.12 µm di atas bidang berarsir yang disediakan yaitu pada Gbr. 1.1(a).
Satu buah kotak arsir (grid) berukuran 1λ × 1λ. Ukuran W dan L dari
transistor NMOS akan diberikan dalam satuan um pada saat Praktikum
berlangsung. Sebelum mulai menggambar tata letak, hitung ukuran W dan
L dalam satuan λ dari transistor NMOS tersebut, pelajari Bagian 1.4 dan
terapkan aturan desain untuk ukuran minimal setiap lapisan dan jarak di
antara dua lapisan.
Gambar simbol NMOS dan tuliskan ukuran panjang L dan lebar W dalam
satuan λ dari kanalnya NMOS dalam bagian Gbr. 1.1(b).
1λ
(a) Tata letak (b) Simbol dengan W/L
Gbr. 1.1: Bidang berarsir untuk menggambar tata letak transistor

NMOS.
2
1.3. MERANCANG TATA LETAK TRANSISTOR PMOS
1.3 Merancang tata letak transistor PMOS

Rancanglah tata letak (layout) PMOS dengan menggunakan teknologi CMOS
0.12 µm di atas bidang berarsir yang disediakan yaitu pada Gbr. 1.2(a).
Satu buah kotak arsir (grid) berukuran 1λ × 1λ. Ukuran W dan L dari
transistor PMOS akan diberikan dalam satuan um pada saat Praktikum
berlangsung. Sebelum mulai menggambar tata letak, hitung ukuran W dan
L dalam satuan λ dari transistor PMOS tersebut, pelajari Bagian 1.4 dan
terapkan aturan desain untuk ukuran minimal setiap lapisan dan jarak di
antara dua lapisan.
Gambar simbol PMOS dan tuliskan ukuran panjang L dan lebar W dalam
satuan λ dari kanalnya PMOS dalam bagian Gbr. 1.2(b).
1λ
(a) Tata letak (b) Simbol dengan W/L
Gbr. 1.2: Bidang berarsir untuk menggambar tata letak transistor

PMOS.
1.4 Himpunan aturan desain

Aturan desain untuk menggambar tata letak sirkuit CMOS terkumpul dalam
berkas teknologi dengan ekstensi rul. Berkas-berkas teknologi ini terda-
pat pada direktori Technology di bawah direktori induk Microwind. Mis-
alnya nama berkas teknologi untuk ukuran fitur sebesar 0.12µm bernama
“cmos012.rul”.
Selain aturan desain tata letak berkas teknologi terdiri juga atas parameter
resistor dan kapasitor, dan parameter transistor NMOS dan PMOS.
3
Aturan desain dasar tercantum dalam tabel berikutnya:
Himpunan aturan desain lebih lanjut (semua nilai dalam satuan lambda)
ditunjukkan dalam Bagian 1.4.1 s/d Bagian 1.4.5.
Aturan desain merupakan interface di antara seorang insinyur desain dan
seorang insinyur proses. Dengan memenuhi semua aturan desain insinyur
proses menjaminkan kepada insinyur desain bahwa rangkaian terintegrasi
yang dirancang berfungsi dengan baik. Dalam realitas sering ada kesalahan
dalam fabrikasi rangkaian CMOS seperti dilhat di bawah ini:
Gbr. 1.3: Kesalahan Fabrikasi

Misalnya, dua jalur (interkoneksi) dengan lebar dan jarak yang didesain
sesuai aturan-aturan desain itu dijaminkan selalu berfungsi dengan baik
(Gbr. 1.4 (a)).
Sebaliknya, jika aturan-aturan tidak dipenuhi kedua jalur tersebut memiliki
kesalahan (Gbr. 1.4 (b)).
1.4.1 Aturan desain lapisan NWell
4
1.4. HIMPUNAN ATURAN DESAIN
(a) Tanpa Kesalahan (b) Dengan Kesalahan
Gbr. 1.4: Dua jalur masing-masing digambar dan setelah difab-

rikasi
1.4.2 Aturan desain lapisan Difusi N+ dan Difusi

P+
1.4.3 Aturan desain lapisan Polysilicon
5
1.4.4 Aturan desain lapisan Metal 1
1.4.5 Aturan desain lapisan Contact
1.5 Transistor sebagai saklar

Dalam bagian ini perilaku transistor NMOS dan PMOS ditinjau sebagai
saklar.
1.5.1 Petunjuk pelaksanaan

1. Membuka program DSCH2, kemudian memilih teknologi 0.12µm (mengk-
lik Select Foundry pada menu File).
2. Berapa besar satu lambda dalam technologi tersebut? ______________
3. Merancang rangkaian dengan menjodohkan gambar di bawah ini:

Piranti-piranti dalam skematika ini dapat dipilih dalam jendela Sym-
bol Library (dibuka dengan klik ) dengan menggunakan drag and
drop. Jalur di antara dua piranti dibuat dengan mengklik ikon
(Add a Line).
Menentukan ukuran kanal w=0.24µm, l=0.12µm untuk divais NMOS
dan w=0.48µm, l=0.12µm untuk divais PMOS (doble-klik divais ter-
tentu, kemudian mengubah nilai di dalam jendela properties di sebelah
kiri, dan akhirnya mengaktifkan tombol Show All di sebelah kanan.)
6
1.5. TRANSISTOR SEBAGAI SAKLAR
Gbr. 1.5: Sekematik untuk simulasi perilaku transitor NMOS dan

PMOS
4. Mulai simulasi dengan mengklik ikon (Run Simulation). Pada

awalnya kedua tombol (Gate dan Source) bernilai “0”.
5. Mengubah kedua tombol tersebut (sampai semua kombinasi sudah

disimulasikan). Apa yang dilihat berkenaan kedua simbol transistor
NMOS dan PMOS masing-masing? Jelaskanlah hasil pengamatan di
bawah ini:
Jawaban:
6. Perhatikanlah bahwa dalam simulasi nilai logika hanya dapat ditrans-

fer dari penyambung source pada penyambung drain. Namun, dalam
keadaan riil (dalam layout) kedua penyambung berfungsi secara bidi-
rectional (arus dapat mengalir baik dari source ataupun dari drain).
7. Semua kegiatan dapat dilihat dalam diagram waktu yang dibuka den-
gan mengklik ikon (Timing diagram). Perhatikanlah bahwa simu-
lasi dalam program DSCH2 simulasi logika (semua sinyal bernilai “0”,
“1” atau ”X” = undefined).
8. Mengklik Save As pada menu File dan simpan data pada directory
LAB1. Berikan nama MOSexample pada file ini. Kemudian membuat
deskripsi Verilog dengan mengklik Make Verilog File pada menu File
untuk mentransfer desain dari sekematika ke layout (diperlukan dalam
praktikum berikutnya).
7
1.6 Kesimpulan
Buatlah kesimpulan berdasarkan hasil eksperimen Anda, dimana Kesimpu-
lan Anda menguraikan hal-hal sebagai berikut:
1. Lapisan-lapisan penting untuk membuat transistor NMOS dan PMOS,

serta perbedaannya.
2. Peran ukuran W dan L dalam mendesain sebuah transistor.
3. Diagram pewaktu (timing diagram) dari setiap hasil simulasi digital.
4. Hal-hal lain yang menurut Anda perlu untuk disimpulkan.
CATATAN: Bila diperlukan, gunakan lembaran tambahan untuk mem-

buat kesimpulan dari laporan hasil eksperimen Anda!
8
MODUL 2
Simulasi Transistor NMOS dan
PMOS dalam Layout
Daftar Isi
2.2 Transistor MOS dalam layout . . . . . . . . . . . 10
2.2.1 Transfer (sintesis) rangkaian logika ke layout . . 10
2.2.2 Pandangan layout dari samping (cross-Section) . 11
2.2.3 Simulasi layout . . . . . . . . . . . . . . . . . . . 11
2.3 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 12

Tujuan dan
Sasaran
• Mahasiswa mampu mentransfer (menyintesis) rangkaian logika se-
cara otomatis dari skematika dalam perangkat lunak Dsch2 ke layout
dalam perangkat lunak Microwind.
• Mahasiswa mengerti pandangan tata letak dari samping dan mampu

menidentifikasikan lapisan-lapisan yang difabrikasi baik dibawah maupun
diatas permukaan silikon.
• Mahasiswa mampu menjelaskan fungsi lapisan substrate, epitaxial

dan nwell.
9
MODUL 2. SIMULASI TRANSISTOR NMOS DAN PMOS DALAM LAYOUT
• Mahasiswa mampu mensimulasikan karakeristik NMOS dan PMOS

dengan menggunakan SPICE dalam Microwind sehingga melihat kelebi-
han dari transistor masing-masing dalam mentransfer nilai logika ’0’
atau ’1’.
2.2 Transistor MOS dalam layout

2.2.1 Transfer (sintesis) rangkaian logika ke layout
1. Buka program Microwind (periksa supaya teknologi 0.12um terpilih
sebagai default) dan klik Compile Verilog File pada menu Compile.
Pilih berkas "MOSexample.txt" yang sudah disimpan sebagai deskripsi
rangkaian logika dalam bagian 5 praktikum pertama pada direktori
LAB1. Kemudian klik tombol Compile dan perhatikan bahwa tidak
ada error. Klik tombol Back to editor.
2. Klik MOS List pada menu View. Kemudian pilih transistor NMOS
(N1) dalam jendela yang baru muncul. Di mana lokasi transistor
NMOS dibandingkan dengan kotak hijau besar yang terisi banjak titik
hijau ?
Jelaskan:
3. Kemudian klik transistor PMOS. Berapa besar kanalnya dalam satuan

λ?
Panjang L: _______ dan lebar W: _______
4. Ukur kanal dengan mengklik ikon (Measure Distance) dan menarik

cursor seluas daerah di mana “jalur merah” memotong “segi empat
coklat” (dari ujung atas kiri sampai ujung bawah kanan). Bandingkan
hasilnya dengan nilai yang terdapat dari tabel MOS List di atas ini.
5. Klik ikon (Draw Box) dan satu kali klik dalam kanal PMOS. Catat
nama layer (lapisan) yang terdapat dalam Microwind di bawah kiri
(informasi mulai dengan teks: “Cursor at location”):
______________ ______________ ______________
Lapisan-lapisan ini diperlukan untuk melayout sebuah transistor PMOS.
Coba menemukan lapisan-lapisan ini dalam jendela Palette (kalau
non-aktif maka klik ikon )
6. Ulangi prosedur di atas ini untuk transistor NMOS. Catat nama lapisan
di bawah ini dan coba menemukannya dalam Palette.
______________ ______________
10
2.2. TRANSISTOR MOS DALAM LAYOUT
2.2.2 Pandangan layout dari samping (cross-Section)

7. Daerah di sebelah kiri dan kanan sebuah transistor merupakan penyam-
bung source dan drain. Membuat cross-section dengan mengklik ikon
(2D Vertical Cross-Section). Kemudian menarik cursor dari daerah
source transistor NMOS sampai daerah drainnya. Jendela Process
Aspect akan muncul. Aktifkan kotak Layer infos dan kotak Node
Infos. Lapisan-lapisan terdapat dimana dibandingkan dengan posisi
permukaan silikon?
Di atas permukaan silikon:
Di bawah permukaan silikon:
8. Klik ikon dalam jendela Process Aspect secara berulang-ulang sam-

pai ada daerah berwarna hitam di atas. Daerah ini merepresentasikan
luarnya chip. Substrate teknologi 0.12um memiliki substrate doping
apa? _______________________
Lapisan epi (epitaxial layer) punya doping besar. Dengan demikian
resistansinya kecil dan grounding keseimbangan.
9. Ulangi prosedur cross-section untuk transistor PMOS. Lapisan (layer)

mana ada di antara lapisan substrate p- dan daerah difusi p+? Apa
fungsinya lapisan tersebut?
Jelaskan:
2.2.3 Simulasi layout

10. Periksa keempat sinyal Gate, Source, Drain_PMOS, dan Drain_NMOS
terlihat dalam simulasi. (Doble-klik di atas setiap sinyal dan memeriksa
tombol Visible in Simu). Periksa juga adanya penyambung “VSS-
“ dan “VDD+"2 .
1
11. Kemudian simulasikan secara analog rangkaian ini dengan mengk-

lik ikon (Run Simulation). Apa bedanya dengan hasil simulasi
ini dibandingkan dengan simulasi logika dalam program DSCH2 (cf.
modul praktikum pertama)? Jelaskan:
1
Untuk teknologi CMOS 0.12µm, Vss diset 0 V sesuai dengan nilai tegangan logika
’0’
2
Untuk teknologi CMOS 0.12µm, Vdd diset 1.2 V sesuai dengan nilai tegangan logika
’1’
11
MODUL 2. SIMULASI TRANSISTOR NMOS DAN PMOS DALAM LAYOUT
12. Dalam jendela Analog Simulation klik kotak “Evaluate Min/Max/Av”,

pilih sinyal “Drain_PMOS” di bawah kotak “Frequency” dan ke-
mudian klik tombol “More”. Catat nilai minimal (berwarna hijau)
dan maksimal (berwarna merah) sinyal tersebut. Nilai logika mana
yang ditransfer dengan baik (“kuat”), yang mana dengan kurang baik
(“lemah”)?
Nilai logika kuat:
Nilai logika lemah:
Pilih sinyal “Drain_NMOS” dan klik tombol “More” lagi. Mencatat

nilai minimal dan maximal sinyal tersebut. Nilai logika mana yang
“kuat”, yang mana “lemah”?
Nilai logika kuat:
Nilai logika lemah:
2.3 Kesimpulan
1. Metode mentransfer rangkaian logika pada layout.
2. Lapisan-lapisan yang difabrikasi baik dibawah maupun diatas per-

mukaan silikon
3. Fungsi lapisan epitaxial p+ dan lapisan yang terletak diantara lapisan

substrate p- dan lapisan difusi p+. Apa bedanya doping p- dengan
doping p+?
4. Bagaimana transistor NMOS dan PMOS saling melengkapi?

12
MODUL 3
Gerbang Logika NOT (Logic
Inverter)
Daftar Isi
3.2 Merancang tata letak gerbang NOT . . . . . . . 14
3.2.1 Perancangan di atas bidang berarsir . . . . . . . 14
3.2.2 Perancangan di Microwind . . . . . . . . . . . . 15
3.2.3 Simulasi analog yang dinamis . . . . . . . . . . . 15
3.3 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 16

Tujuan dan
Sasaran
• Mahasiswa mengerti skematika gerbang logika NOT berbasis transis-
tor NMOS dan PMOS
• Mahasiswa mampu merancang tata letak sirkuit terpadu dan mensim-

ulasikan karakteristik dari Gerbang logika NOT, termasuk memahami
pengaruh rasio (W/L) dari PMOS dan NMOS pada gerbang tersebut
terhadap waktu tunda perubahan dari logika ’0’ ke ’1’ dan sebaliknya
dari ’1’ ke ’0’.
• Mahasiswa mengetahui teknik-teknik dasar yang harus diketahui un-

tuk merancang gerbang logika NOT.
13
MODUL 3. GERBANG LOGIKA NOT (LOGIC INVERTER)
3.2 Merancang tata letak gerbang NOT

Inverter CMOS terdiri atas satu transistor NMOS dan satu transistor PMOS.
Gate dan drain kedua transistor tersebut disambungkan. Source transistor
NMOS terhubung dengan VSS (nilai logika ’0’) sedangkan source transistor
PMOS terhubung dengan VDD (nilai logika ’1’).
3.2.1 Perancangan di atas bidang berarsir

Rancanglah tata letak (layout) sirkuit terpadu gerbang NOT dengan meng-
gunakan teknologi CMOS 0.12µm di atas bidang berarsir yang disediakan
yaitu pada Gbr. 3.1(a). Satu buah kotak arsir (grid) berukuran 1λ × 1λ.
Ukuran W dan L dalam satuan µm dari transistor NMOS dan PMOS akan
diberikan pada saat Praktikum berlangsung. Gambarlah skematika rangka-
iannya pada Gbr. 3.1(b).
1λ
(a) Tata letak (b) Skematika dengan W/L
Gbr. 3.1: Bidang berarsir untuk menggambar tata letak Gerbang

NOT.
14
3.2. MERANCANG TATA LETAK GERBANG NOT
3.2.2 Perancangan di Microwind

Setelah tata letaknya di atas bidang berarsir jadi, lakukanlah hal-hal sbb:
1. Buka MOS Generator (simbol dalam Palette) untuk membuat ke-

dua transistor. Pilih rasio W/L sama dengan Bagian 3.2.1.
2. Kemudian letak lapisan agar kedua gate tergabung, dan

juga lapisan agar kedua Drain tergabung.
3. Sesudah itu meletakkan teks untuk penyambung VDD (klik simbol

dalam Palette) dan VSS (klik simbol dalam Palette). Akhirnya
menentukan sinyal clock pada lapisan poly (klik simbol dalam
Palette) dan sinyal “visible” pada output (klik simbol dalam Palette).
3.2.3 Simulasi analog yang dinamis
4. Klik ikon (Run Simulation) dan perhatikan pesan "Well Polar-

ization Warning". Lapisan Nwell belum diberi bias atau polarisasi
sehingga lapisan tersebut belum berfungsi sebagai insulator dari sub-
strate p-.
5. Batalkan simulasi. Kemudian klik simbol (Contact N+Diff/Metal1

dalam Palette) dan letakkan kontak ini disebelah daerah source tran-
sistor PMOS sehingga bersentuhan dengan lapisan difusi p.
6. Ulangi simulasi. Peringatan Nwell tidak terpolarisasi tidak boleh

muncul lagi.
7. Pilih mode simulasi “Voltage vs. Voltage”. Kemudian aktifkan kotak

“Evaluate X(50%)” dan klik tombol Reset. Pada tegangan Vinput
mana menjadi Voutput sebesar 0.6V (50%)? _______________
8. Pilih mode simulasi “Voltage vs. Time”. Catat waktu tunda tu-
run (delay falling) tf =______ dan waktu tunda naik (delay ris-
ing) tr =______. Transisi output mana yang lebih cepat? Transisi
"0->1" atau "1->0"?
Tutup jendela Analog Simulation.
9. Perpanjang atau kurangi lebar kanal w transistor PMOS dan NMOS

supaya rekomendasi desain terpenuhi dan inverter berjalan secara
simetris (tf =tr ).
Berapa besar ukuran kanal transistor NMOS dan PMOS dalam sat-
uan λ?
15
MODUL 3. GERBANG LOGIKA NOT (LOGIC INVERTER)
Lpmos =______ Wpmos =______
Lnmos =______ Wnmos =______

Setelah rasio W/L dioptimisasi pada tegangan Vinput mana menjadi
Voutput sebesar 0.6V (50%)? _______________
3.3 Kesimpulan
1. Skematika gerbang logika NOT berbasis transistor NMOS dan PMOS
2. Teknik-teknik dasar untuk merancang tata letak sirkuit terpadu dari

gerbang logika NOT.
3. Pengaruh ukuran rasio (W/L) terhadap performa1 sebuah transistor.
4. Ukuran Rasio Ideal W/L masing-masing untuk PMOS dan NMOS

agar gerbang NOT memiliki waktu tunda perubahan keluaran dari
’0’ ke ’1’ dan dari ’1’ ke ’0’ yang seragam.2
5. Diagram pewaktu (timing diagram) dari setiap hasil simulasi gerbang

NOT.

1
Performa transistor diukur dari waktu tunda antara titik waktu perubahan 50%
tegangan input dengan titik waktu perubahan 50% tegangan output. Perhatikan diagram
pewaktu hasil simulasi pada Microwind
2
Ukuran L untuk NMOS dan PMOS umumnya sama
16
MODUL 4
Sirkuit Terpadu Gerbang
CMOS NAND dan NOR
Daftar Isi
4.2 Merancang tata letak gerbang NAND 2 input . 18
4.2.1 Fungsi logika . . . . . . . . . . . . . . . . . . . . 18
4.2.2 Perancangan skematika di atas kertas . . . . . . 18
4.2.3 Perancangan skematika dalam Dsch2 . . . . . . . 18
4.2.4 Perancangan tata letak di atas bidang berarsir . 19
4.2.5 Perancangan tata letak dalam Microwind . . . . 20
4.3 Merancang tata letak gerbang NOR 2 input . . 21
4.4 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 22

Tujuan dan
Sasaran
• Mahasiswa mampu merancang skematika gerbang logika NAND dan
NOR berbasis transistor NMOS dan PMOS dan memverifikasikan
tabel kebenaran fungsi logikanya.
• Mahasiswa mampu merancang tata letak sirkuit terpadu dan mensim-

ulasikan karakteristik dari gerbang logika NAND dan NOR, termasuk
memahami pengaruh rasio (W/L) dari PMOS dan NMOS pada ger-
bang tersebut terhadap waktu tunda perubahan dari logika ’0’ ke ’1’
dan sebaliknya dari ’1’ ke ’0’.
17
MODUL 4. SIRKUIT TERPADU GERBANG CMOS NAND DAN NOR
• Mahasiswa mengetahui teknik-teknik dasar yang harus diketahui un-

tuk merancang gerbang logika NAND dan NOR.
4.2 Merancang tata letak gerbang NAND 2

input
4.2.1 Fungsi logika
Setiap gerbang logika berinput dua (n=2) punya empat (2n ) kombinasi nilai
input. Lengkapi tabel kebenaran dibawah ini dengan menentukan nilai
logika output gerbang logika NAND sesuai kombinasi inputnya. Tentukan
juga jika PUN (jaringan pull-up) dan PDN (jaringan pull-down) dalam
keadaan "ON" atau "OFF".
in1 in0 NAND_out PUN PDN

0 0
0 1
1 0
1 1
Tabel 4.1: Tabel kebenaran gerbang logika NAND 2 input
4.2.2 Perancangan skematika di atas kertas

Gambar skematika rangkaiannya berbasis transistor pada Gbr. 4.1(a). Ten-
tukan sinyal in0, in1 dan NAND_out serta Vdd1 dan Vss2 .
4.2.3 Perancangan skematika dalam Dsch2

• Rancang skematika sirkuit terpadu gerbang NAND dalam Dsch2 sesuai
dengan hasil Gbr. 4.1(a) dalam Bagian 4.2.2. Tarik simbol transis-
tor dari Symbol Library ke dalam editor skematika serta dua tombol
(Button) sebagai in0 dan in1 dan LED (Light) sebagai NAND_out.
Hubungkannya sesuai sirkuit terpadu gerbang NAND.
• Tentukan rasio W/L dari setiap transistor sesuai dengan rekomendasi

desain untuk gerbang logika berinput 2.
1
Untuk teknologi CMOS 0.12µm, Vdd diset 1.2 V sesuai dengan nilai tegangan logika
’1’
2
Untuk teknologi CMOS 0.12µm, Vss diset 0 V sesuai dengan nilai tegangan logika
’0’
18
4.2. MERANCANG TATA LETAK GERBANG NAND 2 INPUT
• Simulasi sirkuit ini dengan memberikan nilai input sesuai Tabel 4.1.
Verifikasi nilai logika output NAND_out.
• Mengklik Save As pada menu File dan simpan data pada directory
LAB4. Berikan nama NAND pada file ini. Kemudian membuat
deskripsi Verilog dengan mengklik Make Verilog File pada menu File
untuk mentransfer desain dari sekematika ke layout (diperlukan dalam
Bagian 4.2.5).
4.2.4 Perancangan tata letak di atas bidang berarsir

Rancang tata letak (layout) sirkuit terpadu gerbang NAND 2 input dengan
menggunakan teknologi CMOS 0.12µm di atas bidang berarsir yang disedi-
akan pada Gbr. 4.1(b). Satu buah kotak arsir (grid) berukuran 1λ × 1λ.
Pakai ukuran W dan L sama seperti dalam Bagian 4.2.3.
1λ
(a) Skematika dengan W/L (b) Tata letak

NAND.
19
in1(n) in0(n) in1(n+1) in0(n+1) NAND_out(n+1) Waktu Tunda (td )

0 0 1 1 0
1 1 0 1 1
0 1 1 1 0
1 1 1 0 1
1 0 1 1 0
1 1 0 0 1
Tabel 4.2: Tabel waktu tunda
4.2.5 Perancangan tata letak dalam Microwind

Setelah tata letaknya dalam Bagian 4.2.4 jadi, lakukanlah hal-hal sbb:
• Buka program Microwind (periksa supaya teknologi 0.12um terpilih

sebagai default) dan klik Compile Verilog File pada menu Compile.
Pilih berkas "NAND.txt" yang sudah disimpan sebagai deskripsi rangka-
ian logika dalam Bagian 4.2.3 pada direktori LAB4. Kemudian klik
tombol Compile dan perhatikan bahwa tidak ada error. Klik tombol
Back to editor.
• Tentukan pulsa (Piece-Wise) pada kedua input in0 (sequence: 101110)

dan in1 (sequence: 111010) supaya terjadi transisi keluaran dari logika
’0’ ke ’1’ (ada tiga transisi kombinasi input) dan juga transisi dari
logika ’1’ ke ’0’ (ada tiga transisi kombinasi input lain) secara bergan-
tian.
• Setelah Anda mensimulasikannya, perhatikan waktu tunda dari ma-

sukan ke keluaran ketika luaran berubah dari logika ’0’ ke ’1’ dan dari
’1’ ke ’0’ pada diagram pewaktu.
• Catat waktu tunda dalam Tabel 4.2.
• Coba menjelaskan perbedaan nilai waktu tunda:
20
4.3. MERANCANG TATA LETAK GERBANG NOR 2 INPUT
4.3 Merancang tata letak gerbang NOR 2 in-

put
Rancanglah tata letak (layout) sirkuit terpadu gerbang NOR dengan meng-
gunakan teknologi CMOS 0.12µm di atas bidang berarsir yang disediakan
yaitu pada Gbr. 4.2(a). Satu buah kotak arsir (grid) berukuran 1λ ×
1λ. Ukuran W dan L dari transistor akan diberikan pada saat Praktikum
berlangsung. Gambarlah skematika rangkaiannya pada Gbr. 4.2(b).
1λ
(a) Tata letak (b) Skematika dengan W/L

NOR.
Setelah tata letaknya jadi, lakukanlah hal-hal sbb:
1. Rancang tata letak gerbang NOR dalam Microwind secara manual

dengan rasio W/L seperti dalam Bagian 4.3.
2. Berilah pulsa masukan, tegangan Vdd dan Vss pada topografi sirkuit
terpadu gerbang NOR Anda.
21
3. Setelah Anda mensimulasikannya, perhatikan waktu tunda dari ma-

sukan ke keluaran ketika luaran berubah dari logika ’0’ ke ’1’ dan dari
’1’ ke ’0’ pada diagram pewaktu.
4. Ubahlah ukuran W dari transistor NMOS dan PMOS pada gerbang

NOR, simulasikan kembali sirkuit Anda, lalu perhatikan dan catat
kembali waktu tundanya.
4.4 Kesimpulan
1. Teknik-teknik dasar untuk merancang tata letak sirkuit terpadu dari

gerbang NAND dan NOR.
2. Pengaruh ukuran rasio (W/L) terhadap performa3 sebuah transistor.
3. Ukuran Rasio Ideal W/L masing-masing untuk PMOS dan NMOS

agar gerbang NAND dan NOR memiliki waktu tunda perubahan lu-
aran dari ’0’ ke ’1’ dan dari ’1’ ke ’0’ yang seragam.4
4. Diagram pewaktu (timing diagram) dari setiap hasil simulasi gerbang

NAND dan NOR.

3
Performa transistor diukur dari waktu tunda antara titik waktu perubahan 50%
tegangan input dengan titik waktu perubahan 50% tegangan output. Perhatikan diagram
pewaktu hasil simulasi pada Microwind
4
Ukuran L untuk NMOS dan PMOS umumnya sama
22
MODUL 5
Hukum De Morgan dan
Teknologi Sel Standard
Daftar Isi
5.1 Tujuan dan Sasaran . . . . . . . . . . . . . . . . . 23
5.2 Rangkaian logika CMOS fungsi logika Multi-
plekser pada level gerbang . . . . . . . . . . . . . 24
5.3 Rangkaian logika CMOS fungsi logika Sel Full-
Adder pada level gerbang . . . . . . . . . . . . . 25
5.4 Desain Unit Adder/Substractor 4-bit . . . . . . 27
5.5 Desain Tata Letak Sirkuit Terpadu . . . . . . . . 29
5.5.1 Desain Tata Letak . . . . . . . . . . . . . . . . . 29
5.5.2 Hasil Simulasi Post Layout . . . . . . . . . . . . 29
5.6 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 29
5.1 Tujuan dan Sasaran

Tujuan dan
Sasaran
1. Mahasiswa mampu merancang rangkaian logika CMOS pada level-
gerbang untuk setiap fungsi-fungsi logika sederhana.
2. Mahasiswa mampu menjelaskan kegunaan Hukum De Morgan untuk

menyederhanakan rangkaian logika.
23
MODUL 5. HUKUM DE MORGAN DAN TEKNOLOGI SEL STANDARD

gerbang untuk rangkaian multiplekser dan sel penjumlah-penuh (Full-
Adder sel), dan memanfaatkan Hukum DeMorgan untuk menyeder-
hanakan rangkaian.
4. Mahasiswa mampu merancang tata letak sirkuit terpadu dari rangka-

ian Add/Sub 4-bit dengan menggunakan teknik desain berbasis teknologi
sel-standard CMOS.
5.2 Rangkaian logika CMOS fungsi logika

Multiplekser pada level gerbang
Tahapan desain rangkaian adalah sbb:
1. Gambarlah skematika rangkaian logika level gerbang dari fungsi logika

multipleksing yang ditunjukkan pada Pers. 5.1 dalam bingkai yang
disediakan (Gbr. 5.1), dengan menggunakan gerbang-gerbang AND,
OR dan NOT;
z = s̄a + sb̄ (5.1)
2. Dengan menggunakan Hukum De Morgan rancang pula rangkaian

logika fungsi logika tadi dengan menggunakan gerbang-gerbang NAND,
NOR dan NOT seperlunya;
DSCH 3. Kemudian gambarlah rangkaian logika tersebut (dengan komponen
gerbang NAND, NOR dan NOT) pada editor Dsch;
Tabel 5.1: Tabel kebenaran dari fungsi logika multiplekser.

s a b z
0 0 0 ···
0 0 1 ···
0 1 0 ···
0 1 1 ···
1 0 0 ···
1 0 1 ···
1 1 0 ···
1 1 1 ···
4. Setelah Anda menggambarnya dalam editor Dsch, ujilah rangkaian

tersebut dan lengkapilah luarannya dengan melengkapi Tabel 5.1;
24
5.3. RANGKAIAN LOGIKA CMOS FUNGSI LOGIKA SEL FULL-ADDER PADA LEVEL GERBANG
Skematika dengan gerbang AND, OR, NOT Skematika dengan gerbang NAND, NOR, NOT
JUMLAH TRANSISTOR: ...... JUMLAH TRANSISTOR: ......
Gbr. 5.1: Bingkai untuk menggambar rangkaian logika CMOS

level gerbang.
5. Setelah itu, buatlah Simbol dari unit Multiplekser tersebut, dan sim-
panlah menggunakan nama tertentu tanpa spasi pada folder yang
Anda inginkan.
5.3 Rangkaian logika CMOS fungsi logika

Sel Full-Adder pada level gerbang
Tahapan desain rangkaian adalah sbb:
1. Dengan menggunakan Hukum De Morgan sederhanakanlah rangka-

ian logika sel Full-Adder yang ditunjukkan pada Gbr. 5.2 dengan
menggunakan gerbang-gerbang NAND, NOR dan NOT seperlunya;
2. Setelah itu, gambarlah skema rangkaian yang telah disederhanakan

menggunakan Hukum DeMorgan tersebut pada bidang yang disedi-
akan pada Gbr. 6.4;
3. Kemudian gambarlah rangkaian logika tersebut (dengan komponen DSCH

gerbang NAND, NOR dan NOT) pada editor Dsch. Ingat bahwa
Dsch tidak memiliki gerbang 4-masukan. Oleh karena itu, gunakan-
lah gerbang-gerbang 2-masukan seperlunya, untuk menggantikan ger-
bang 4-masukan tersebut;
4. Setelah Anda menggambarnya dalam editor Dsch, ujilah rangkaian

tersebut dan lengkapilah luarannya dengan melengkapi Tabel 5.2;
25
A B Cin
Cout
Sum
Gbr. 5.2: Gerbang logika Sel Full-Adder.
Skematika
Gbr. 5.3: Skematika level gerbang dari Half-Adder.
26
5.4. DESAIN UNIT ADDER/SUBSTRACTOR 4-BIT
Tabel 5.2: Tabel kebenaran dari fungsi logika Sel Full-Adder sete-
lah diuji.
a b Cin Cout Sum
0 0 0 ··· ···
0 0 0 ··· ···
0 0 1 ··· ···
0 0 1 ··· ···
0 1 0 ··· ···
0 1 0 ··· ···
0 1 1 ··· ···
0 1 1 ··· ···
1 0 0 ··· ···
1 0 0 ··· ···
1 0 1 ··· ···
1 0 1 ··· ···
1 1 0 ··· ···
1 1 0 ··· ···
1 1 1 ··· ···
1 1 1 ··· ···
5. Setelah itu, buatlah Simbol dari Sel Full-Adder tersebut, dan simpan-
lah menggunakan nama tertentu tanpa spasi pada folder yang Anda
inginkan.
5.4 Desain Unit Adder/Substractor 4-bit

Perhatikanlah rangkaian modul Adder/Substractor pada Gbr. 5.4. Modul
tersebut bekerja sbb. Bila signal AddSub =0 00 , maka modul akan melakukan
proses penjumlahan. Bila signal AddSub =0 10 , maka modul akan melakukan
proses pengurangan. Perhatikan operand kedua modul.
Tahapan kegiatan praktikum pada bagian ini adalah sbb:
1. Desainlah skematikanya menggunakan Software Dsch; Sisipkanlah DSCH

simbol dari unit Mulitplekser dan Sel Full-Adder yang telah Anda de-
sain pada bagian praktikum sebelumnya, dengan cara mengklik menu
“Inser»User Symbol (.SYM)”. Sebuah jendela akan terbuka dan Anda
dapat mencari lokasi folder dimana simbol-simbol tersebut Anda sim-
pan sebelumnya;
2. Bila desain Anda telah selesai, ujilah fungsionalitas dari rangkaian

Anda.
27
B3 B2 B1 B0
A3 A2 A1 A0
A B B1
addsub +/- 0 1 0 1 0 1 0 1
B A B A B A B A
FA FA FA FA addsub
addsub z Cout Cin Cout Cin Cout Cin Cout Cin
S S S S
0 A+B
1 A–B
S3 S2 S1 S0
Gbr. 5.4: Simbol, tabel kebenaran dan skematika Adder/Sub-

stractor 4-bit.
Tabel 5.3: Tabel Uji Adder/Subtractor 4-bit.

A3 A2 A1 A0 B3 B2 B1 B0 AddSub S3 S2 S1 S0
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 0 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
··· ··· ··· ··· ··· ··· ··· ··· 1 ··· ··· ··· ···
3. Lengkapilah Tabel 5.3 dengan mengisi sembarang 8 data biner operand

A dan B untuk menguji proses penjumlahan, dan sembarang 8 data
biner operand A dan B untuk menguji proses pengurangan.
4. Perhatikan dengan seksama luaran yang didapatkan dari hasil pen-

gujian, yang melibatkan angka two’s complement. Yaitu, bila MSB-
nya bernilai ’0’, maka angka biner tersebut bertanda positif, dan bila
MSB-nya bernilai ’1’, maka angka biner tersebut bertanda negatif.
Apakah semua proses pengolahan data sudah benar?
28
5.5. DESAIN TATA LETAK SIRKUIT TERPADU
5.5 Desain Tata Letak Sirkuit Terpadu

5.5.1 Desain Tata Letak
Dengan menggunakan Teknologi Sel-Standard CMOS 0.12µm, desainlah
tata letak sirkuit terpadu dari modul Adder/Substractor tersebut; Micro
Lakukanlah prosedur baku seperti biasa yaitu: mengkonversi skematika
rangkaian yang telah dibuat pada editor Dsch ke dalam file netlist Verilog
Struktural. Kemudian, melakukan proses Place & Route dengan menggu-
nakan teknologi Sel-Standard CMOS pada editor software Microwind;
5.5.2 Hasil Simulasi Post Layout

1. Simulasikanlah hasil rancangan sirkuit terpadu Anda, dengan mengikuti
prosedur simulasi yang telah dijelaskan sebelumnya; L-SIM
2. Setelah itu, bandingkanlah level luaran logika yang telah dihasilkan
dari hasil simulasi post-layout dengan hasil simulasi rangkaian ske-
matikanya;
3. Bila tidak, maka perbaikilah rancangan Anda, sebelum masuk ke

tahap rancangan tata letak sirkuit terpadunya.
5.6 Kesimpulan
Buatlah kesimpulan berdasarkan hasil eksperimen Anda, dimana Anda da- Rangkum dan
laporkan hasil
pat melaporkan hal-hal sbb: praktikum
1. Jelaskan bagaimana pengalaman yang Anda rasakan dalam mende-

sain sirkuit terpadu menggunakan Teknologi Sel Standard;
2. Serahkan pula kepada Asisten Praktikum/Dosen Penanggungjawab

Praktikum 1 halaman gambar tata letak sirkuit terpadu dari rangka-
ian Adder/Substractor 4-bit tersebut dalam sebuah file PDF, kemu-
dian berilah nama file sesuai ’Nomor Induk Anda’ disertai ’spasi’ dan
’Nama Anda’;

29
30
MODUL 6
Desain Penjumlah Digital
menggunakan Teknologi Sel
Standard
Daftar Isi
6.2 Merancang Sel/Unit Modul Half-Adder . . . . . 32
6.3 Merancang Sel/Unit Modul Full-Adder . . . . . 33
6.4 Merancang Penjumlah Digital 6-bit . . . . . . . 34
6.5 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 35

Tujuan dan
Sasaran
gerbang untuk rangkaian sel penjumlah-setengah (Half-Adder cell)
dan rangkaian penjumlah-penuh (Full-Adder sel), terutama untuk
rangkaian digital dengan mengutamakan gerbang NAND, NOR dan
NOT.
2. Mahasiswa mampu merancang tata letak sirkuit terpadu untuk rangka-

ian sel penjumlah-setengah (Half-Adder cell) dan rangkaian penjumlah-
penuh (Full-Adder sel) dengan menggunakan teknik desain berbasis
sel-standard.
31
MODUL 6. DESAIN PENJUMLAH DIGITAL MENGGUNAKAN TEKNOLOGI
SEL STANDARD
3. Mahasiswa mampu merancang tata letak sirkuit terpadu untuk rangka-

ian penjumlah digital N-bit dengan menggunakan teknik desain berba-
sis sel-standard.
6.2 Merancang Sel/Unit Modul Half-Adder

Sebuah sel Half-Adder memiliki dua masukan yaitu masukan a dan b, serta
dua keluaran yaitu S dan Cout. Tabel kebenaran dari Half-Adder diberikan
pada Tabel 6.1.
Tabel 6.1: Tabel kebenaran dari fungsi logika Half-Adder.

a b Cout S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Setelah itu kerjakanlah langkah-langkah berikut ini:
1. Dengan menggunakan software DSCH, rancanglah skematika level

gerbang dari sel Half-Adder dengan mengutamakan penggunaan ger-
bang NAND, NOR dan NOT pada bidang yang disedikan pada Gbr. 6.1.
2. Simulasikanlah rangkaian level gerbang tersebut dengan memastikan

bahwa luarannya memberikan hasil yang sama dengan luaran Cout
dan S yang diberikan pada Tabel 6.1 untuk setiap pola masukan
yang diberikan pada tabel tersebut.
3. Buatlah simbol untuk Half-Adder tadi dan menyimpannya dengan

nama file yang Anda inginkan. Ingatlah nama filenya dan di folder
mana Anda menyimpannya.
4. Konversikanlah rangkaian skematika tadi ke dalam bentuk kode struk-

tural Verilog HDL.
5. Dengan menggunakan software MICROWIND, kompilasilah kode

struktural Verilog HDL yang telah Anda dapatkan tadi untuk men-
dapatkan tata letak sirkuit terpadu Half-Adder secara otomatis meng-
gunakan pustaka/teknologi sel standard 90-nm.
6. Lakukanlah Post-Layout Simulation, lalu lengkapilah bentuk gelom-

bang digital luaran Cout dan S pada diagram pewaktu yang disedikan
pada Gbr. 6.2.
32
6.3. MERANCANG SEL/UNIT MODUL FULL-ADDER
Skematika
Gbr. 6.1: Skematika level gerbang dari Half-Adder.
Diagram Pewaktu
1
S
0
1
Cout 0
1
b 0
1
a 0
Waktu Siklus (Cycle Time)
Gbr. 6.2: Diagram Pewaktu (Timing Diagram) hasil Post-Layout

Simulation dari Half-Adder.
6.3 Merancang Sel/Unit Modul Full-Adder

Sebuah sel full-Adder memiliki tiga masukan yaitu masukan a, b dan Cin,
serta dua keluaran yaitu S dan Cout. Tabel kebenaran dari Full-Adder
diberikan pada Tabel 6.2.
Setelah itu kerjakanlah langkah-langkah berikut ini:
1. Buatlah 2 buah Peta Karnaugh untuk mendapatkan 2 fungsi logika

yang dicari yaitu untuk fungsi logika Cout dan S.
2. Dengan menggunakan software DSCH, rancanglah skematika level

gerbang dari sel Full-Adder dengan mengutamakan penggunaan ger-
bang NAND, NOR dan NOT (bila perlu) pada bidang yang disedikan
pada Gbr. 6.4.
3. Simulasikanlah rangkaian level gerbang tersebut dengan memastikan
33
SEL STANDARD
Tabel 6.2: Tabel kebenaran dari fungsi logika Half-Adder.

a b c Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
bahwa luarannya memberikan hasil yang sama dengan luaran Cout

dan S yang diberikan pada Tabel 6.2 untuk setiap pola masukan
yang diberikan pada tabel tersebut.
4. Buatlah simbol untuk Full-Adder tadi dan menyimpannya dengan

nama file yang Anda inginkan. Ingatlah nama filenya dan di folder
mana Anda menyimpannya.

tural Verilog HDL.

dapatkan tata letak sirkuit terpadu Full-Adder secara otomatis meng-
gunakan pustaka/teknologi sel standard 90-nm.
7. Lakukanlah Post-Layout Simulation, lalu lengkapilah bentuk gelom-

bang digital luaran Cout dan S pada diagram pewaktu yang disedikan
pada Gbr. 6.5.
6.4 Merancang Penjumlah Digital 6-bit

Dengan menggunakan simbol Half-Adder dan Full-Adder dari percobaan-
percobaan yang telah Anda lakukan sebelumnya, maka lakukanlah langkah-
langkah percobaan sebagai berikut.
1. Gambarlah rangkaian penjumlah digital 6-bit pada bidang yang dise-

diakan pada Gbr. 6.6.
2. Dengan menggunakan software DSCH rancanglah rangkaiannya, lalu

simulasikanlah perilaku rangkaian menggunakan pola-pola masukan
yang Anda tetapkan sendiri.
34
6.5. KESIMPULAN
Peta Karnaugh
Gbr. 6.3: Bidang untuk menggambar Peta Karnaugh dan

menuliskan fungsi logika luaran Cout dan S pada Full-Adder.

tural Verilog HDL.

dapatkan tata letak sirkuit terpadu Rangkaian Penjumlah 6-bit secara
otomatis menggunakan pustaka/teknologi sel standard 90-nm.
5. Lakukanlah Post-Layout Simulation, lalu periksalah luarannya apakah

sudah sesuai dengan hasil yang diinginkan.
6.5 Kesimpulan
lan Anda melaporkan hal-hal sebagai berikut:
1. Sistematika atau urutan langkah-langkah untuk merancang tata letak

sirkuit terpadu dengan menggunakan teknologi Standard-Cell.
2. Rangkuman kinerja (waktu tunda up-response dan down-response)

serta luas area layout dari sirkuit terpadu fungsi logika yang telah
Anda rancang.

35
SEL STANDARD
Skematika
Gbr. 6.4: Skematika level gerbang dari Full-Adder.
Diagram Pewaktu
1
S
0
1
Cout
0
1
Cin 0
1
b 0
1
a 0

Simulation dari Full-Adder.
36
6.5. KESIMPULAN
Skematika
Gbr. 6.6: Skematika rangkaian penjumlah 6-bit menggunakan

simbol Half-Adder dan Full-Adder.
37
SEL STANDARD
38
MODUL 7
Desain Pengali Digital
menggunakan Teknologi Sel
Standard
Daftar Isi
7.2 Merancang Skematika Pengali Digital . . . . . . 40
7.2.1 Rancangan Skematika Semi-Custom Half-Adder
dan Full-Adder . . . . . . . . . . . . . . . . . . . 40
7.2.2 Gate-Level Simulation . . . . . . . . . . . . . . . 41
7.2.3 Konversi ke Netlist Verilog Struktural . . . . . . 42
7.2.4 Rancangan Tata Letak dengan Teknik Semi-Custom 42
7.2.5 Post-Layout Simulation . . . . . . . . . . . . . . 43
7.3 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 44

Tujuan dan
Sasaran
1. Mahasiswa mampu merancang rangkaian pengali digital dengan meng-
gunakan teknik Semi-Custom berbasis sel-sel standard.
2. Mahasiswa mampu menjelaskan prinsip kerja pengali digital, dan cara

merancangnya menggunakan Half-Adder dan Full-Adder.
3. Mahasiswa memahami cara menganalisis kinerja sebuah pengali digi-

tal.
39
MODUL 7. DESAIN PENGALI DIGITAL MENGGUNAKAN TEKNOLOGI SEL
STANDARD
7.2 Merancang Skematika Pengali Digital

Pada praktikum sebelumnya, Anda telah merancang rangkaian Half-Adder
dan Full-Adder baik dengan menggunakan gerbang logika maupun dengan
menggunakan rangkaian logika pada level transistor. Pada praktikum kali
ini, Anda akan mendesain rangkaian pengali digital 3-bit dengan meng-
gunakan sel-sel penjumlah tersebut dimana sel-sel tersebut didesain pada
level gerbang yang tata letak sirkuit terpadunya akan dibuat dengan meng-
gunakan sel-sel standard CMOS (CMOS standard-cell).
7.2.1 Rancangan Skematika Semi-Custom Half-Adder

dan Full-Adder
Pada bagian percobaan ini, Anda akan mendesain rangkaian rangkaian pen-
gali digital 3-bit dengan menggunakan Half-Adder dan Full-Adder yang
telah Anda rancang menggunakan gerbang logika standard.
Untuk itu, kerjakanlah langkah-langkah berikut sebagai panduan prak-
tikum Anda.
1. Periksalah apakah rangkaian Half-Adder dan Full-Adder yang telah

Anda rancang pada praktikum sebelumnya telah memiliki simbol atau
belum.
2. Bila belum, bukalah kembali masing-masing file Half-Adder dan Full-

Adder tersebut menggunakan software DSCH lalu buatlah simbolnya
dengan cara mengklik menu File lalu klik submenu Schema to New
Simbol.
3. Setelah mengklik submenu tersebut, akan melihat tampilan jendela

yang dapat digunakan untuk mengkonfigurasi urutan dan posisi pin-
pin atau terminal rangkaian pada sisi-sisi simbol. Huruf yang dapat
Anda ketikkan pada kolom Side, yang digunakan untuk mengubah
posisi pin-pin pada sisi-sisi simbol, ditunjukkan pada Tabel 7.1.
Tabel 7.1: Huruf-huruf pada kolom Side untuk menetapkan posisi

pin-pin pada simbol.
Huruf Posisi pada sisi
L kiri
R kanan
T atas
B bawah
4. Kami sarankan agar Anda menetapkan posisi pin-pin pada sisi-sisi

simbol Half-Adder dan Full-Adder seperti terlihat pada Gbr. 7.1,
40
7.2. MERANCANG SKEMATIKA PENGALI DIGITAL
yaitu dua sinyal input operand di sisi atas, sinyal input carry-in di
sisi kanan, sinyal output hasil jumlah di sisi bawah dan sinyal output
carry-out di sisi kiri.
a b a b
HA FA
cout cout cin
s s
Simbol Half-Adder Simbol Full-Adder
Gbr. 7.1: Simbol sel Half-Adder dan Full-Adder.
5. Tekan tombol Refresh untuk melihat perubahan posisi pin-pin pada

simbol tersebut.
6. Dari fungsi logika yang diperoleh tadi, gambarkanlah rangkaian dig-

italnya menggunakan modul-modul sel Half-Adder dan Full-Adder
pada bidang yang disedikan dalam Gbr. 7.2. Gunakan nama vari-
abel mk , k = 0 · · · 5 untuk setiap bit terminal luaran dari pengali
digital 3-bit yang Anda rancang.
7. Disarankan bahwa Anda merancang lagi empat buah Multi-Cell seperti

ditunjukkan dalam Buku Sistem Digital, Samman, F.A., IESTA, 2015,
sehingga rancangan modular pengali digital akan menjadi lebih mu-
dah dan sederhana.
8. Dari keempat modul Multi-Cell tersebut, buatlah pula simbolnya masing-

masing dengan penempatan posisi pin-pin pada sisi-sisi simbol yang
tepat sehingga memudahkan instantiasi modul dan penyambungan
jalur datanya.
9. Dengan menggunakan software DSCH, gambarlah rangkaian yang

telah Anda buat dalam bingkai pada Gbr. 7.2.
7.2.2 Gate-Level Simulation

Setelah rancangan dengan DCSH telah selesai, maka lakukan simulasi gate-
level untuk melihat fungsionalitas dari fungsi logika pengali digital terse-
but. Lengkapilah tabel kebenaran seperti ditunjukkan pada Tabel 7.2 dari
fungsi logika pengali digital 3-bit.
41
STANDARD
Skematika
Gbr. 7.2: Skematika pengali digital menggunakan modul-modul

sel Half-Adder dan Full-Adder.
7.2.3 Konversi ke Netlist Verilog Struktural

Setelah Anda menguji fungsionalitas rangkaian pengali digital tersebut,
maka konversikanlah rangkaian pengali digital Anda ke dalam bentuk file
verilog struktural dengan cara mengklik menu File lalu klik submenu Make
Verilog File. Anda akan melihat sebuah jendela Verilog, Hierarchy and Netlist.
Jangan lupa menuliskan nama file netlist untuk rangkaian Anda dalam field
Module Name dengan maksimum 8 karakter tanpa spasi. File anda akan
tersimpan dengan ekstensi .txt.
7.2.4 Rancangan Tata Letak dengan Teknik Semi-Custom

Dengan menggunakan software MICROWIND, rancanglah tata letak sirkuit
terpadunya secara Semi-Custom dengan menggunakan teknologi CMOS 90-
nm. Jadi file verilog struktural yang telah Anda konversikan tadi digunakan
42
7.2. MERANCANG SKEMATIKA PENGALI DIGITAL
untuk membangkitkan tata letak sirkuit terpadunya menggunakan pustaka

sel-sel standard teknologi CMOS 90-nm.
Pindahkanlah hasil rancangan Anda pada bidang berarsir yang disedi-
akan pada Gbr. 7.3. Bila perlu, gunakan kertas millimeter secukupnya,
seandainya bidang yang diberikan tersebut tidak mencukupi untuk mel-
ingkupi seluruh gambar desain Anda.
Untuk melihat ukuran dari hasil layoutnya, Anda dapat mengklik menu
Menu kemudian klik submenu Properties. Anda akan melihat sebuah jendela
yang menunjukkan ukuran panjang dan lebar layout serta luas permukaan
layout.
1λ
Gbr. 7.3: Tata letak sirkuit terpadu dari pengali digital 3-bit.
7.2.5 Post-Layout Simulation
Lakukanlah Post-Layout Simulation, lalu lengkapilah bentuk gelombang

digital luaran pengali digital 3-bit pada diagram pewaktu yang disedikan
pada Gbr. 7.4. Anda dapat secara bebas menentukan pola input yang
anda inginkan. Kemudian catatlah hasil simulasi post-layout dari luaran
pengali digital Anda. Sebagai cadangan disiapkan pula tambahan diagram
pewaktu seperti ditunjukkan pada Gbr. 7.5.
43
STANDARD
Diagram Pewaktu
1
m5 0
1
m4 0
1
m3 0
1
m2 0
1
m1
0
1
m0
0
1
b2
0
1
b1
0
1
b0
0
1
a2 0
1
a1 0
1
a0 0

Simulation dari pengali digital 3-bit.
7.3 Kesimpulan

sirkuit terpadu dengan menggunakan teknik Semi-Custom, khususnya
dalam mendesain rangkaian pengali digital.

Anda rancang.
3. Ukuran panjang, lebar dan luas permukaan layout dari pengali digital
yang Anda rancang.

44
7.3. KESIMPULAN
Diagram Pewaktu
1
m5 0
1
m4 0
1
m3 0
1
m2 0
1
m1
0
1
m0
0
1
b2
0
1
b1
0
1
b0
0
1
a2 0
1
a1 0
1
a0 0

Simulation dari pengali digital 3-bit.
45
STANDARD
Tabel 7.2: Tabel kebenaran dari fungsi logika pengali digital 3-bit.
b2 b1 b0 a2 a1 a0 m5 m4 m3 m2 m1 m0
0 0 0 0 0 0
0 0 0 0 0 1
0 0 0 0 1 0
0 0 0 0 1 1
0 0 0 1 0 0
0 0 0 1 0 1
0 0 0 1 1 0
0 0 0 1 1 1
0 0 1 0 0 0
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 0 1 1
0 0 1 1 0 0
0 0 1 1 0 1
0 0 1 1 1 0
0 0 1 1 1 1
0 1 0 0 0 0
0 1 0 0 0 1
0 1 0 0 1 0
0 1 0 0 1 1
0 1 0 1 0 0
0 1 0 1 0 1
0 1 0 1 1 0
0 1 0 1 1 1
0 1 1 0 0 0
0 1 1 0 0 1
0 1 1 0 1 0
0 1 1 0 1 1
0 1 1 1 0 0
0 1 1 1 0 1
0 1 1 1 1 0
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 0 0 1
1 0 0 0 1 0
1 0 0 0 1 1
1 0 0 1 0 0
1 0 0 1 0 1
1 0 0 1 1 0
1 0 0 1 1 1
1 0 1 0 0 0
1 0 1 0 0 1
1 0 1 0 1 0
1 0 1 0 1 1
1 0 1 1 0 0
1 0 1 1 0 1
1 0 1 1 1 0
1 0 1 1 1 1
1 1 0 0 0 0
1 1 0 0 0 1
1 1 0 0 1 0
1 1 0 0 1 1
1 1 0 1 0 0
1 1 0 1 0 1
1 1 0 1 1 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 0 0 1
1 1 1 0 1 0
1 1 1 0 1 1
1 1 1 1 0 0
1 1 1 1 0 1
1 1 1 1 1 0
1 1 1 1 1 1
46
MODUL 8
Rangkaian Logika CMOS
Level-Transistor dan Teknik
Desain Full-Custom
Daftar Isi
8.2 Rangkaian logika CMOS pada level gerbang . . 48
8.3 Rangkaian logika CMOS pada level transistor . 48
8.3.1 Desain Skematika level transistor . . . . . . . . . 48
8.3.2 Simulasi level transistor . . . . . . . . . . . . . . 49
8.3.3 Desain Tata letak sirkuit terpadu . . . . . . . . . 49
8.3.4 Simulasi Post-Layout . . . . . . . . . . . . . . . . 49
8.4 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 51

Tujuan dan
1. Mahasiswa mampu merancang rangkaian logika CMOS pada level- Sasaran
gerbang untuk setiap fungsi-fungsi logika sederhana.

transistor dan tata letak sirkuit terpadu untuk setiap fungsi-fungsi
logika sederhana.
3. Mahasiswa mampu menjelaskan keuntungan perancangan rangkaian

logika level transistor.
47
MODUL 8. RANGKAIAN LOGIKA CMOS LEVEL-TRANSISTOR DAN
TEKNIK DESAIN FULL-CUSTOM
8.2 Rangkaian logika CMOS pada level ger-

bang
Gambarlah skematika rangkaian logika level gerbang pada bingkai yang
disediakan (Gbr. 5.1), baik dengan menggunakan gerbang-gerbang AND
dan OR maupun dengan hanya menggunakan gerbang-gerbang NAND,
NOR dan NOT, dari fungsi logika yang ditunjukkan pada Pers. 8.1.
z = ab(c + d) (8.1)
Skematika dengan gerbang AND, OR, NOT Skematika dengan gerbang NAND, NOR, NOT
JUMLAH TRANSISTOR: ...... JUMLAH TRANSISTOR: ......
Gbr. 8.1: Bingkai untuk menggambar rangkaian logika CMOS

level gerbang.
8.3 Rangkaian logika CMOS pada level tran-

sistor
8.3.1 Desain Skematika level transistor
Rancanglah skematika rangkaian logika level transistor dari fungsi logika
yang diberikan pada Pers. 5.1. dimana ukuran W dan L dari setiap MOS-
FET akan diberikan pada saat praktikum berlangsung. Untuk bisa men-
gubah ukuran W dan L pada transistor, maka klik-ganda simbol transis-
tor yang bersangkutan, sehingga jendela Symbol Properties akan ter-
lihat. Bila ukuran W dan L dari transistor tidak terlihat dalam diagram,
maka dari jendela Symbol Properties tersebut, klik/aktifkan opsi Show
Name and Properties.
48
8.3. RANGKAIAN LOGIKA CMOS PADA LEVEL TRANSISTOR
Skematika
Gbr. 8.2: Skematika rangkaian logika CMOS level transistor.
8.3.2 Simulasi level transistor

Simulasikanlah rangkaian skematika tersebut, kemudian lengkapilah Tabel
kebenaran (Tabel 8.1) untuk fungsi logika yang telah diberikan.
8.3.3 Desain Tata letak sirkuit terpadu

Dengan menggunakan teknologi CMOS 90-nm, gambarlah tata letak sirkuit
terpadu, dalam bingkai yang telah disediakan pada Gbr. 8.3, dari rangkaian
logika CMOS level transistor yang telah Anda gambarkan dalam Gbr. 8.2.
Setelah itu, ukurlah lebar dan panjang dari tata letak sirkuit terpadu yang
telah Anda buat dalam satuan lambda dan µ2 , kemudian hitunglah luasnya
dalam satuan µ2 .
8.3.4 Simulasi Post-Layout

Setelah tata letak sirkuti terpadu Anda telah jadi, maka lakukanlah langkah-
langkah sbb:
1. Berilah tegangan Vdd1 dan Vss serta pulsa masukan pada topografi
sirkuit terpadu Anda, lalu simulasikanlah rangkaian terpadu tersebut.
2. Setelah Anda mensimulasikannya, perhatikan dan catatlah waktu tunda

dari masukan ke keluaran ketika luaran berubah dari logika ’0’ ke ’1’
(up-response) dan dari ’1’ ke ’0’ (down-response) pada diagram pe-
waktu.
1
Untuk teknologi CMOS 90 nm, Vdd diset 1.2 V sesuai dengan nilai tegangan logika
’1’
49
Tabel 8.1: Tabel kebenaran dari fungsi logika yang telah

diberikan.
a b c d z
0 0 0 0 ···
0 0 0 1 ···
0 0 1 0 ···
0 0 1 1 ···
0 1 0 0 ···
0 1 0 1 ···
0 1 1 0 ···
0 1 1 1 ···
1 0 0 0 ···
1 0 0 1 ···
1 0 1 0 ···
1 0 1 1 ···
1 1 0 0 ···
1 1 0 1 ···
1 1 1 0 ···
1 1 1 1 ···
1λ
Gbr. 8.3: Bidang berarsir untuk menggambar tata letak rangkaian

logika CMOS level transistor.
50
8.4. KESIMPULAN
3. Lengkapilah kurva bentuk gelombang digital dari isyarat luaran 0 z 0

sesuai dengan bentuk gelombang isyarat-isyarat masukan yang telah
diberikan pada Gbr. 8.4
4. Setelah itu, bandinglah luaran logika yang telah dihasilkan dari hasil
simulasi post-layout dengan hasil simulasi rangkaian skematikanya,
yaitu yang telah Anda dapatkan setelah melengkapi Tabel 8.1.
Diagram Pewaktu
1
z
0
1
a
0
1
b 0
1
c 0
1
d 0
Gbr. 8.4: Diagram Pewaktu (Timing Diagram) hasil simulasi.
8.4 Kesimpulan
1. Lengkapilah tabel rangkuman perbedaan jumlah transistor yang dibu-

tuhkan untuk merealisasikan sebuah fungsi logika dengan tiga buah
pendekatan, yang ditunjukkan pada Tabel 8.2.

sirkuit terpadu dari fungsi logika sederhana.

Anda rancang.

51
Tabel 8.2: Perbandingan Jumlah Transistor dari bermacam ben-

tuk rangkaian logika.
Model Skematika Jumlah Transistor
Dgn gerbang AND, OR, NOT ···
Dgn gerbang NAND, NOR, NOT · · ·
Level Transistor ···
52
MODUL 9
Sirkuit Terpadu Analog
Daftar Isi
9.2 Perancangan referensi tegangan . . . . . . . . . . 54
9.2.1 Analisa karakteristik transistor NMOS yang ter-
hubung sebagai dioda . . . . . . . . . . . . . . . 54
9.2.2 Persamaan suatu referensi tegangan . . . . . . . 55
9.3 Perancangan cermin arus . . . . . . . . . . . . . . 58
9.3.1 Analisa arus Master dan arus Slave . . . . . . . 58
9.4 Perancangan penguat tingkat satu . . . . . . . . 59
9.4.1 Penentuan fungsi transfer melalui perhitungan
manual . . . . . . . . . . . . . . . . . . . . . . . 60
Microwind . . . . . . . . . . . . . . . . . . . . . . 63
9.5 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 64

Tujuan dan
Sasaran
• Mahasiswa mampu menganalisa karakteristik transistor MOS (baik
NMOS maupun PMOS), khususnya karakteristik Ids terhadap Vds
(SPICE Model 1) waktu terhubung sebagai dioda.
53
MODUL 9. SIRKUIT TERPADU ANALOG
• Mahasiswa mampu menentukan persamaan untuk suatu referensi tegan-

gan berdasarkan rangkaian seri transistor NMOS dan PMOS (kedu-
anya terhubung sebagai dioda) dan merancang tata letak sirkuit ter-
padunya.
• Mahasiswa mampu menjelaskan prinsip kerja suatu cermin arus melalui

simulasinya dalam tata letak dan memahami peraturan desain.
• Mahasiswa mampu menganalisa penguat tingkat satu berdasarkan be-

ban MOS yang terhubung sebagai dioda dan merancang tata letaknya.
9.2 Perancangan referensi tegangan

Secara umum sebuah referensi tegangan dibuat dari sebuah pembagi tegan-
gan dibuat dari dua resistor seperti dilihat dalam Gbr. 9.1(a). Tegangan
VREF ini dinyatakan sesuai dengan Pers. (9.1):
RN
VREF = (9.1)
RN + RP
Nilai resistansi RN dan RP sebaiknya dipilh besar supaya arus diantara

VCC dan VGN D sekecil mungkin dan dengan demikian Power yang dibuang
lewat dua resistor ini dapat diabaikan.
Dua resistor ini dapat diganti menjadi transistor MOS yang terhubung
sebagai dioda seperti diperlihatkan dalam Gbr. 9.1(b). Source-nya PMOS
terhubung dengan VCC dan source-nya NMOS terhubung dengan VGN D
sambil drain transistor PMOS dan transistor NMOS masing-masing ter-
hubung menjadi output pembagi tegangan.
9.2.1 Analisa karakteristik transistor NMOS yang ter-

hubung sebagai dioda
Untuk menentukan nilai tegangan sebuah referensi tegangan berbasis tran-
sistor MOS seperti ditunjukkan di Bagian 9.2 perlu ditinjau kembali karak-
teristik transistor MOS yang terhubung sebagai dioda.
Rancanglah tata letak sebuah transistor NMOS dalam Microwind di-
mana gate-nya terhubung singkat dengan drain-nya. Source transistor NMOS
ini terhubung dengan Ground (VSS ) sesuai dengan Gbr. 9.2(a).
Ikutilah langkah-langkah seperti di bawah ini:
• Gunakanlah Layout Generator didalam menu Edit -> Generate ->

nMOS Device.
54
9.2. PERANCANGAN REFERENSI TEGANGAN
(a) Dibuat dari Re- (b) Dibuat dari MOS

sistor terhubung sebagai
dioda
Gbr. 9.1: Pembagi Referensi
• Tentukanlah ukuran W sebesar 4*λ dan L sebesar 40*λ. Ukuran L

yang sebesar ini menentukan devais MOS yang bersifat long channel
(kanal panjang).
• Hubungkanlah drain (lapisan ndiff/metal1 sebelah kanan) dengan gate

(lapisan poly) dan letakanlah teks VSS pada lapisan ndiff/metal1 se-
belah kiri dan teks clock pada lapisan poly sesuai dengan Gbr. 9.2(b).
Rise time (tr) dan Fall time (tf) keduanya dipilih sebesar 2ns.
• Klik Simulation on Layout dalam menu Simulation dan perhatikanlah

jendela baru yang muncul (adalah sebuah cursor yang bergerak sesuai
karakteristik IDS sebuah dioda).
Soal-soal:
1. Transistor NMOS ini selalu beroperasi dalam keadaan linear/saturasi.

Coretlah jawaban yang tidak benar dan jelaskanlah jawaban Anda:
2. Berapa besar arus IDS pada tegangan VGS =0.6V? IDS =________
µA
9.2.2 Persamaan suatu referensi tegangan

Arus IDS sebuah transistor MOS dinyatakan dalam daerah saturasi sesuai
Pers. (9.2) dan dalam daerah linear sesuai Pers. (9.3).
55
(a) Skematika (b) Tata Letak
Gbr. 9.2: Transistor NMOS terhubung sebagai dioda
(VGS − VT )2
IDS =β∗ ) (9.2)
2
2
VDS
IDS = β ∗ [(VGS − VT ) ∗ VDS − ] (9.3)
2
Oleh karena PMOS dan NMOS disambungkan secara seri arusnya melalui
NMOS dan PMOS sama besarnya:
IDS,N = IDS,P (9.4)
Dengan pilih salah satu persamaan ((9.2) atau (9.3)) yang berlaku un-
tuk NMOS dan PMOS masing-masing, menyamakan kedua persamaan ini.
Kemudian pecahlah persamaan yang terdapat untuk VREF dengan mensu-
bstitusikan
VT = VT,N untuk NMOS,
VT = VT,P untuk PMOS,
VGS,N = VDS,N = VREF dan
VGS,P = VDS,P = VCC - VREF .
Tuliskanlah langkah-langkah perhitungan VREF di bawah ini:
56
9.2. PERANCANGAN REFERENSI TEGANGAN
Dengan asumsi LN = LP = L = 40 ∗ λ bagian di dalam akar yang

terdapat dalam perhitungan VREF di atas ini dinyatakan sebagai
βN µN W N
= ∗ . (9.5)
βP µP WP
Selain itu dianggap untuk teknologi CMOS 0.12µm:
µN /µP = 600/200, VT,N = 0.4V, VT,P = 0.45V dan VCC = 1.2V

(9.6)
Tuliskanlah persamaan
q VREF dengan memasukan nilai di atas ini yang
hanya bergantung pada WN /WP di bawah ini:
Jika WN /WP dinyatakan n, berapa besar VREF untuk n=0 dan n = tak
terhingga?
VREF (n=0) = _________ V
VREF (n= tak terhingga) = _________ V
Kedua batasan nilai ini adalah sama dengan nilai parameter apa?
VREF (n=0) sama dengan nilai parameter _________
VREF (n= tak terhingga) sama dengan nilai parameter _________
Faktor utama yang membatasi nilai referensi tegangan adalah tegan-
gan ambang (Threshold Voltage) transistor MOS. Dalam teknologi CMOS
0.12µm (catu daya VCC =1.2V) maksimal berapa transistor NMOS dapat
dihubungkan secara seri? _________ transistor

Rancanglah tata letak sirkuit referensi tegangan sesuai Gbr. 9.1(b) dengan
menggunakan teknologi CMOS 0.12µm dalam Microwind. Ukuran WP dan
WN dalam satuan λ dari transistor PMOS dan NMOS masing-masing akan
diberikan pada saat praktikum berlangsung.
Simulasikanlah tata letak ini dengan menggunakan model 1 SPICE (per-
hatikanlah supaya sinyal VREF ditentukan sebagai sinyal "visible").
Catatlah nilai tegangan yang terdapat melalui perhitungan manual dan
simulasi di bawah ini:
VREF = _________ V (hasil perhitungan manual)
VREF = _________ V (hasil simulasi)
57
9.3 Perancangan cermin arus

Cermin arus adalah salah satu sirkuit analog yang paling berguna. Fungsinya
menyalin arus seperti diperlihatkan dalam Gbr. 9.3.
(a) Berdasarkan transistor NMOS (b) Berdasarkan transistor PMOS
Gbr. 9.3: Cermin Arus
9.3.1 Analisa arus Master dan arus Slave

Dengan mengasumsikan WN 2 /LN 2 =WN 1 /LN 1 nilai arus I1 yang mengalir
melalui transistor N1 (Master) serupa nilai arus I2 yang mengalir melalui
transistor N2 (Slave).
Besarnya arus Master N1 ditentukan melalui besarnya tegangan referensi
V1. Karena VDS,N 1 = VGS,N 1 Master ini selalu beroperasi dalam daerah
saturasi. Selama dipastikan bahwa Slave juga beroperasi dalam daerah
saturasi besarnya arus I2 ini tidak bergantung akan beban (load). Syarat
ini dapat dilihat dalam Gbr. 9.4(a) (IDS terhadap VDS ).
(a) Grafik IDS terhadap VDS (b) Tata letak (tegangan V2 sebagai be-
ban)
Gbr. 9.4: Cermin Arus
Berapa besar arus I2 dibandingkan I1 jika WN 2 /LN 2 = 2 * WN 1 /LN 1 ?

__________________
58
9.4. PERANCANGAN PENGUAT TINGKAT SATU
Rancanglah tata letak sirkuit cermin arus sesuai Gbr. 9.4(b) dengan meng-
gunakan teknologi CMOS 0.12µm dalam Microwind. Ukuran WN dan LN
dalam satuan λ dari transistor Master dan Slave masing-masing dan nilai
referensi tegangan V1 akan diberikan pada saat praktikum berlangsung.
Simulasikanlah sirkuit ini dalam tata letak (Simulation on Layout) den-
gan menggunakan model 1 SPICE dan menentukan tegangan V2 sebagai
clock (Rise time (tr) dan Fall time (tf) keduanya dipilih sebesar 5ns).
Kemudian pilih transistor N1 (Master). Berapa nilai arus I1 (perhatikan-
lah palang)? I1 = _________ µA
Pilih transistor N2 (Slave). Nilai arus I2 bergantung pada nilai tegangan
V2 dan bervariasi diantara I2 =0µA dan I2 =I2,max .
Tentukanlah batasan V2min dan V2max supaya I2 = +/-10% dari I1 :
V 2min = _________ V (I2min =0.9*I1=_________ µA)
V 2max = _________ V (I2max =1.1*I1=_________ µA)
9.4 Perancangan penguat tingkat satu

Tujuan sebuah penguat adalah untuk melipatgandakan suatu sinyal input
sinusoidal menjadikan sinyal output yang lebih besar. Sirkuit penguat ter-
dapat dalam sistem telekomunikasi seperti penguat input dan penguat out-
put serti dalam Gbr. 9.5.
Gbr. 9.5: Penguat input dan output dalam sistem telekomunikasi
Penguat paling sederhana adalah penguat tingkat satu yang terdiri atas
sebuah transistor NMOS dengan beban sebuah transistor PMOS terhubung
sebagai dioda seperti dalam Gbr. 9.6.
59
Gbr. 9.6: Penguat tingkat satu berbasis transistor NMOS
9.4.1 Penentuan fungsi transfer melalui perhitungan

manual
Secara umum penguat tingkat satu memiliki karakteristik seperti ditun-
jukkan dalam Gbr. 9.7. Zona dengan bati (gain) paling besar terdapat
di tengah kurva VOU T terhadap VIN . Di luar zona ini sirkuit tidak lagi
berfungsi sebagai penguat.
Gbr. 9.7: Fungsi transfer penguat tingkat satu
Dengan memperhatikan persamaan untuk transkonduktansi gm , yaitu

δIDS = gm ∗ δVGS , bati di dalam zona "penguatan" dinyatakan sesuai
Pers. (9.7). Dengan demikian transkonduktansi gm merupakan nilai kemiringan
pada garis singgung di kurva IDS terhadap VGS .
1
δVOU T δIDS ∗ gm,P gm,N
Gain = =− 1 =− (9.7)
δVIN δIDS ∗ gm,N gm,P
Oleh karena beban transistor PMOS terhubung sebagai dioda selalu

beroperasi dalam daerah saturasi, gm,P dapat dihitung berdasarkan Pers. (9.2)
sebesar
60
(V −VT,P )2
δIDS,P δ(βP ∗ GS,P 2 )
gm,P = = = βP ∗ (VGS,P − VT,P ). (9.8)
δVGS,P δVGS,P
Dengan menyubstitusikan VGS,P = (VCC -VOU T ) Pers. (9.8) menjadi
gm,P = βP ∗ (VCC − VOU T − VT,P ). (9.9)
Perhitungan gm,N bergantung pada zona dimana transistor NMOS berop-

erasi, yaitu bergantung pada besarnya VIN =VGS,N (lihat Gbr. 9.7):
VIN < VT,N : gm,N = 0 (9.10)
VT,N ≤ VIN ≤ VDS,N,sat : gm,N = βN ∗ (VIN − VT,N ) (9.11)
VIN > VDS,N,sat : gm,N = βN ∗ VDS,N = βN ∗ VOU T (9.12)
Dengan demikian bati (gain) dalam Pers. (9.7) dapat dihitung sesuai
daerah yang berlaku:
VIN < VT,N : Gain = 0 (9.13)
s
βN ∗ (VIN − VT,N ) βN
VT,N ≤ VIN ≤ VDS,N,sat : Gain = − =−
βP ∗ (VCC − VOU T − VT,P ) βP
(9.14)
βN ∗ VOU T
VIN > VDS,N,sat : Gain = − (9.15)
βP ∗ (VCC − VOU T − VT,P )
Ketiga persamaan di atas ini ((9.13) s/d (9.15)) diambil dalam Bagian 9.4.3
untuk verifikasi kurva fungsi transfer yang terdapat melalui simulasi sirkuit
penguat tingkat satu dalam Microwind.
61
(a) Tata letak (b) VIN sebagai sinyal sinusoidal
Gbr. 9.8: Penguat tingkat satu berbasis NMOS dan beban PMOS

Rancanglah tata letak sirkuit penguat tingkat satu sesuai Gbr. 9.8(a) den-
gan menggunakan teknologi CMOS 0.12µm dalam Microwind. Ukuran W
dan L dalam satuan λ dari transistor NMOS dan PMOS masing-masing
akan diberikan pada saat praktikum berlangsung.
Simulasikanlah sirkuit ini dengan menggunakan model 1 SPICE dan
menentukan tegangan VIN sebagai sinyal sinusoidal seperti dalam Gbr. 9.8(b).
Kira-kira berapa besar offset dan amplituda sinyal output (aktifkanlah
boks "Evaluate min/max/av" dan pilihlah sinyal VOU T dalam daftar drop-
down)?
VOU T,of f set = _________ V
VOU T,amplituda = _________ V
Mengapa amplituda VOU T sekecil ini? Jelaskanlah di bawah ini.
Berapa besar sebaiknya VIN,of f set supaya mendapat penguatan yang

maksimal?
VIN,of f set,optimal = _________ V
Berubahlah offset VIN menjadi nilai optimal. Berapa besar offset dan
amplituda sinyal VOU T sekarang?
VOU T,of f set,optimal = _________ V
VOU T,amplituda,optimal = _________ V
62

Microwind
Simulasikanlah sirkuit penguat tingkat satu ini lagi dengan menggunakan
model 1 SPICE dan pilih tab "Voltage vs. voltage" dalam jendela simulasi
yang muncul. Konfigurasilah simulasi ini seperti dalam Gbr. 9.9.
Gbr. 9.9: Simulasi fungsi transfer VOU T terhadap VIN dalam Mi-
crowind
Kelihatan tiga daerah sesuai persamaan ((9.13) s/d (9.15), yaitu...

daerah "NMOS OFF" untuk VIN < VT,N dimana Gain=0, q
daerah "NMOS SATURASI" untuk VT,N ≤ VIN ≤ VDS,N,sat dimana Gain=− ββNP
dan
daerah "NMOS LINEAR" untuk VIN > VDS,N,sat dimana Gain tidak linear.
Berapa besar VOU T dalam daerah "NMOS OFF"? VOU T (VIN < VT,N ) =
_________ V
Hitunglah Gain dalam daerah "NMOS SATURASI" untuk ukuran WN
dan LN PMOS dan NMOS masing-masing yang sudah diberikan dalam
Bagian 9.4.2. Perhatikanlah juga persamaan (9.5) dan (9.6).
GAIN (VT,N ≤ VIN ≤ VDS,N,sat ) = _________
Nilai tegangan VDS,N,sat adalah output dimana NMOS masuk dalam
daerah saturasi, yaitu
VDS,N,sat = VGS,N − VT,N atau VOU T,sat = VIN − VT,N . (9.16)
Titiknya terdapat dimana persamaan tersebut bersilangan dengan kurva

linear dalam daerah saturasi yang memiliki persamaan seperti
VOU T = −GAIN ∗ VIN + b (9.17)
63
dengan b=VT,P + GAIN ∗ VT,N .

Kemudian samakanlah Pers. (9.16) dan Pers. (9.17) dan pecahlah per-
samaannya untuk nilai batasan maksimal VIN,sat,max :
VIN,sat,max = _________ V
VIN,sat,min = VT,N = _________ V
9.5 Kesimpulan
1. Penentuan ukuran rasio W/L suatu sircuit terpadu dari referensi tegan-
gan (berbasis rangkaian seri sebuah NMOS dan PMOS terhubung
masing-masing sebagai dioda) untuk mencapai nilai referensi tegan-
gan tertentu.
2. Batasan maximal dan minimal untuk nilai referensi tegangan.
3. Prinsip kerja dasar sebuah cermin arus dan kawasannya supaya berk-
erja secara normal.
4. Ketiga daerah utama dalam fungsi transfer (Vout terhadap Vin ) se-
buah penguat tingkat satu.
5. Syarat supaya penguat linear bekerja dalam bagian linear dan pen-
garuh ukuran rasio W/L terhadap batinya (/textitgain).

64
9.5. KESIMPULAN
65

Prak Elka Terpadu

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Prak Elka Terpadu

Diunggah oleh

Hak Cipta:

Format Tersedia

Faizal Arya Samman

Laboratorium Elektronika & Divais

Kode Matakuliah: 21D04121303

Praktikum dilaksanakan pada Semester II Tahun Ajaran ........../..........

Daftar Gambar viii

1 Layout Transistor NMOS dan PMOS 1

2 Simulasi Transistor NMOS dan PMOS dalam Layout 9

3 Gerbang Logika NOT (Logic Inverter) 13

3.2.3 Simulasi analog yang dinamis . . . . . . . . . . . . . 15

4 Sirkuit Terpadu Gerbang CMOS NAND dan NOR 17

5 Hukum De Morgan dan Teknologi Sel Standard 23

6 Desain Penjumlah Digital menggunakan Teknologi Sel Stan-

7 Desain Pengali Digital menggunakan Teknologi Sel Stan-

8 Rangkaian Logika CMOS Level-Transistor dan Teknik De-

9 Sirkuit Terpadu Analog 53

4.1 Tabel kebenaran gerbang logika NAND 2 input . . . . . . . 18

5.1 Tabel kebenaran dari fungsi logika multiplekser. . . . . . . . 24

6.1 Tabel kebenaran dari fungsi logika Half-Adder. . . . . . . . . 32

7.1 Huruf-huruf pada kolom Side untuk menetapkan posisi pin-

8.1 Tabel kebenaran dari fungsi logika yang telah diberikan. . . 50

1.1 Bidang berarsir untuk menggambar tata letak transistor NMOS. 2

3.1 Bidang berarsir untuk menggambar tata letak Gerbang NOT. 14

4.1 Bidang berarsir untuk menggambar tata letak Gerbang NAND. 19

5.1 Bingkai untuk menggambar rangkaian logika CMOS level

6.1 Skematika level gerbang dari Half-Adder. . . . . . . . . . . . 33

7.1 Simbol sel Half-Adder dan Full-Adder. . . . . . . . . . . . . 41

7.3 Tata letak sirkuit terpadu dari pengali digital 3-bit. . . . . . 43

8.1 Bingkai untuk menggambar rangkaian logika CMOS level

9.1 Pembagi Referensi . . . . . . . . . . . . . . . . . . . . . . . 55

1.1 Tujuan dan sasaran

• Mahasiswa mampu menjelaskan aturan-aturan dasar yang harus dike-

• Mahasiswa mulai memahami pengaruh panjang (L) dan lebar (W)

• Mahasiswa memahami perilaku transistor NMOS dan PMOS sebagai

1.2 Merancang tata letak transistor NMOS

(a) Tata letak (b) Simbol dengan W/L

Gbr. 1.1: Bidang berarsir untuk menggambar tata letak transistor

1.3 Merancang tata letak transistor PMOS

(a) Tata letak (b) Simbol dengan W/L

Gbr. 1.2: Bidang berarsir untuk menggambar tata letak transistor

1.4 Himpunan aturan desain

Aturan desain dasar tercantum dalam tabel berikutnya:

Gbr. 1.3: Kesalahan Fabrikasi

1.4.1 Aturan desain lapisan NWell

(a) Tanpa Kesalahan (b) Dengan Kesalahan

Gbr. 1.4: Dua jalur masing-masing digambar dan setelah difab-

1.4.2 Aturan desain lapisan Difusi N+ dan Difusi

1.4.3 Aturan desain lapisan Polysilicon

1.4.4 Aturan desain lapisan Metal 1

1.4.5 Aturan desain lapisan Contact

1.5 Transistor sebagai saklar

1.5.1 Petunjuk pelaksanaan

2. Berapa besar satu lambda dalam technologi tersebut? ______________

3. Merancang rangkaian dengan menjodohkan gambar di bawah ini:

Gbr. 1.5: Sekematik untuk simulasi perilaku transitor NMOS dan

4. Mulai simulasi dengan mengklik ikon (Run Simulation). Pada

5. Mengubah kedua tombol tersebut (sampai semua kombinasi sudah

6. Perhatikanlah bahwa dalam simulasi nilai logika hanya dapat ditrans-

1. Lapisan-lapisan penting untuk membuat transistor NMOS dan PMOS,

2. Peran ukuran W dan L dalam mendesain sebuah transistor.

3. Diagram pewaktu (timing diagram) dari setiap hasil simulasi digital.

4. Hal-hal lain yang menurut Anda perlu untuk disimpulkan.

CATATAN: Bila diperlukan, gunakan lembaran tambahan untuk mem-

2.1 Tujuan dan sasaran

Lpmos = Wpmos =

Lnmos = Wnmos =