1. User-visible Register
User-visible Register adalah register yang dapat direferensikan dengan menggunakan bahasa
mesin yang dieksekusi CPU
Control and register adalah register-register yang digunakan oleh unit kontrol untuk
mengontrol operasi CPU dan oleh program sistem operasi untuk mengntrol eksekusi
program. Terdapat empat register yang penting adalah :
Berisi data yang dibaca dari memori atau yang diyliskan ke memori
Operation Code adalah sebuah kode tertentu yang dipakai untuk menjalankan sistem operasi
dalam komputer. Biasanya berupa kombinasi huruf dan angka.
3. a. Operation Code adalah sebuah kode tertentu yang dipakai untuk menjalankan
sistem operasi dalam komputer. Biasanya berupa kombinasi huruf dan angka.
Contoh:
0001(2) = 1(16) = Load AC dari memori
0010(2) = 2(16) = Simpan AC pada memori
0101(2) = 5(16) = tambahkan pada AC dari memori
c. Operand adalah sebuah objek yang ada pada operasi matematika yang dapat digunakan
untuk melakukan operasi.
Contoh:
4. RISC (Reduce Instruction Set Computer) atau komputasi set instruksi yang
disederhanakan merupakan sebuah arsitektur komputer atau arsitektur komputasi
modern dengan instruksi-instruksi dan jenis eksekusi yang paling sederhana.
Arsitektur ini digunakan pada komputer dengan kinerja tinggi, seperti komputer
vector.
Complex instruction-set computing atau Complex Instruction-Set Computer (CISC)
adalah sebuah arsitektur dari set instruksi komputer di mana setiap instruksi akan
menjalankan beberapa operasi tingkat rendah, seperti pengambilan dari memori,
operasi aritmetika, dan penyimpanan ke dalam memory, semuanya sekaligus hanya di
dalam sebuah instruksi. Karakteristik CISC dapat dikatakan bertolak-belakang dengan
RISC.
5. Pipelining adalah tindakan membagi jalur data prosesor menjadi beberapa bagian
(tahap) dan memungkinkan instruksi untuk tumpang tindih dengannya. Hal ini
meningkatkan pemanfaatan perangkat keras dengan mengeksploitasi ILP dan
memungkinkan kecepatan clock yang lebih tinggi.
uper-pipelining hanyalah evolusi dari konsep ini, dan mengacu pada arsitektur
pipelined dengan lebih banyak tahapan daripada pipeline "RISC klasik". Oleh karena
itu, setiap jalur data dengan lebih dari 5 tahap dianggap superpipelined. Perbedaannya
berasal dari fakta bahwa "operasi dasar", sehingga untuk berbicara (mengambil,
mendekode, mengeksekusi, memori, menulis balik) perlu dipecah menjadi beberapa
tahap dalam jenis arsitektur ini.