PLD
SPL
CPLD FPGA
D
PLA PAL
Simple Programmable Logic
Devices (SPLD)
SPLD merupakan alat dengan gerbang AND yang
dihubungkan dengan gerbang OR atau gerbang
lain yang sejenis.
Gerbang-gerbang ini dapat diatur sedemikian rupa
oleh pemakai.
SPLD dapat diprogram dengan fusible link,
antifuse, EPROM, EEPROM, atau flash.
PLA (Programmable Logic Array)
PLA (Programmable Logic Array)
Struktur PLA:
Skematik PLA
Programmable Array Logic (PAL)
Di PLA, plane AND dan OR keduanya
programmable.
Programmable Array Logic (PAL), lebih
sederhana:
Plane OR tetap.
PAL lebih mudah untuk dimanufaktur dan dapat
beroperasi lebih cepat daripada PLA.
Struktur ini paling banyak digunakan di aplikasi yang
menggunakan programmable device sederhana.
Skematik PAL
Device PAL mempunyai rangkaian tambahan di
keluaran tiap gerbang OR untuk menyediakan
fungsional tambahan:
Macrocell: gerbang OR dikombinasikan
dengan rangkaian tambahan.
PAL = plane AND + macrocell
Complex Programmable Logic
Device (CPLD)
Implementation
• Meliputi: mapping, placing, and routing rancangan
sehingga dapat diimplementasikan ke IC FPGA
sesuai arsitektur dan konfigurasi pin IC FPGA
tersebut.
Timing Simulation
Verifikasirangkaian apakah sudah bekerja pada
frekuensi yang diinginkan dan tidak ada propagation
delay.
Device Programming
Membuat bitstream yang merepresentasikan
rancangan akhir dan akan dikirim ke target device.
Hal-hal yang bisa digunakan dengan FPGA: