Kode VHDL Gerbang AND, NOT, NAND, NOR Gate

Dibawah ini adalah contoh bahasa pemerograman VHDL rangkaian logika, yang terdiri dari
komponen AND, NOT, NAND, dan OR. berikut adalah kode programnya:
( dapat dijalankan di modelsim atau Xilink ISE )

AND
library IEEE;
used IEEE.STD_LOGIC_1164.ALL;

ENTITY AND_Gate is
Port (I0 : in STD_LOGIC;
I1 : in STD_LOGIC;
O : out STD_LOGIC);
end AND_Gate;

architecture Behavioral of AND_Gate is

begin
PROCESS(I0,I1)
BEGIN
O <= I0 AND I1;
END PROCESS;
end Behavioral;

NOT
entity NOT_Gate is
Port ( I0 : in STD_LOGIC;
O : out STD_LOGIC);
end NOT_Gate;

architecture Behavioral of NOT_Gate is

begin
PROCESS (I0)
BEGIN
O <= NOT I0;
END PROCESS;
end Behavioral;

NAND
entity NAND_Gate is
Port ( I0 : in STD_LOGIC;
I1 : in STD_LOGIC;
O : out STD_LOGIC);
end NAND_Gate;

architecture Behavioral of NAND_Gate is

begin
PROCESS (I0,I1)
BEGIN
O <= I0 NAND I1;
END PROCESS;
end Behavioral;

NOR
entity NOR_Gate is
Port ( I0 : in STD_LOGIC;
I1 : in STD_LOGIC;
O : out STD_LOGIC);
end NOR_Gate;

architecture Behavioral of NOR_Gate is

begin
PROCESS (I0,I1)
BEGIN
O <= I0 NOR I1;
END PROCESS;
end Behavioral;

Contoh Sederhana :

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

ENTITY driver IS –driver itu nama, jd bisa diganti dengan apa saja sembarang

PORT ( in1,in2 : IN std_logic;

out : OUT std_logic); –in1, in2, out nama variabel, boleh sembarang

END driver;

ARCHITECTURE behavior OF driver IS –behavior jg nama

BEGIN

out <= in1 AND in2;

END behavior;

Naaah akhirnya sesi dasar bentuk coding VHDL, kalo diliat secara sekilas emang g ada
sama2nya ama Pascal, tp liat deh di isi programnya (architecturenya) ada begin, end, terus
syntak boolean (operator logika) and juga dipakai dalam VHDL sama seperti pascal, inilah
yang dimaksud kalo dah biasa pascal, VHDL bisalah…

Ok2… td pas liat2 kok kata kuncinya huruf besar, terus kata identifikasinya malah kecil?
katanya VHDL g terpengaruh besar kecil? Gini… penggunaan besar kecil itu kesepakatan
yang nulis aja, sebenarnya g bermasalah, ini dimaksud biar g bingung ajah…

Oks… lalu apa itu y, hmmm kaya :

Library : Ini adalah paket dari program, dan emang diisi dengan ieee
Use : ieee.std_logic_1164.all maksudnya apaan seh? Itu artinya ieee (paketnya) yang
menggunakan standard logic 1164 (sebelumnya dah di bahas kalo 1164 itu untuk gerbang
logika atau biasanya operator logika (and, or, nor, nand, xor), terus all itu maksudya
deklarasi global menggunakan paket ini)

Entity : Kalo ini apa? Ini adalah tempat untuk menentukan variabel masukan ama
keluarannya, dalam entity dibagi dua ada port ada generic, tp karena dasar jd pakenya port
dulu. (kalo diimplementasikan/dianalogikan ke rangkaian entity ini semacam kaya saklar,
terus keluarannya lampu)

Architecture : Isi programnya (kalo dimplementasikan/dianalogikan ke rangkaian,

architecture itu adalah bagian dalam hardwarenya)

— : tanda buat nulis komen di VHDL, kalo dah dikasih tanda ini, maka program tidak
membacanya, hanya sebagai petunjuk buat pengguna

Naaah itu td dasar strukturnya, kalo mau yang laen ya… tinggal dikreasikan aja ama logika
yang laen yap!

Digital VHDL Simulation

Verilog Simulation
Verilog-A & AMS Simulation

VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) is an IEEE-
standard hardware description language used by electronic designers to describe and simulate their chips
and systems prior to fabrication.

TINA versions 7 and higher now include a powerful digital VHDL simulation engine. Any digital circuit in
TINA can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can
analyze the wide range of hardware available in VHDL and define your own digital components and
hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can
be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINA can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate
synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and
UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with
Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and
then upload it to Xilinx FPGA chips.

Example: The following circuit is a counter, defined in VHDL.