LAPORAN PRAKTIKUM

ELEKTRONIKA II
SEMESTER GENAP A.T.A 2016/2017

Nama / NPM : Ravi Naldi / 1506670143

Kelompok :8
Rekan Kerja : Joshua Pangaribuan
Hari Praktikum : Selasa
Tanggal Percobaan : 11 April 2017
Nama Modul : Pengenalan VHDL dan VIVADO
Nomor Modul :5

DEPARTEMEN FISIKA

FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM

UNIVERSITAS INDONESIA

2017
 1

A. Tujuan
1. Membuat proyek baru pada Vivado menggunakan VHDL.
2. Menggunakan file master constrain untuk menentuk lokasi pin
yang digunakan FPGA.
3. Mensistesi dan implementasi desain.
4. Memporgram desain pada board FPGA

B. Teori Dasar

VHDL merupakan kepanjangan dari Very high speed integrated circuit

Hardware Description Language yang mana merupakan bahasa
pemrograman yang mendeskripsikan sirkuit logika dengan fungsi dan
struktur. VHDL juga digunakan untuk pengaturan programmable logic
device (PLD).

Format umum dari program VHDL dibangun dengan konsep BLOCKS

yang mana merupakan dasar dari desain sebuah unit VHDL. Dengan
desain dari blok ini, sebuah gerbang logika bisa dengan mudah
dideskripsikan.

Desain VHDL dimulai dengan blok ENTITY yang mendeskripsikan

interface dari sebuah desain. Interface tersebut mendefinisikan input dan
output dari sinyal sebuah rangkaian yang sedang didesain. Lalu blok
ARCHITECTURE untuk mendeskripsikan kerja internal dari suatu
desain. Dengan blok blok ini serta blok fungsional lainnya, dapat
digunakan untuk membuat desain dari rangkain logika yang diinginkan.

Setelah desain rangkaian tersebut dibuat, desain tersebut bisa

disimulasikan dan sintesiskan untuk diuji cara kerjanya. SIMULATION
digunakan untuk melihat apakah rangkaian dapat bekerja sesuai konsep
dan keinginan. SYNTHESIS memungkinkan faktor timing dan faktor
lainnya mempengaruhi simulasi.

Universitas Indonesia
 2

VHDL Program Structure

OBJEK DATA
Setiap objek data memiliki type dan class. Type
mengidentifikasikan jenis data yang didekasikan kepada objek data,
sedangkan class merupakan apa yang dilakukan pada objek data.

Universitas Indonesia
 3

KELAS SINYAL
Kelas sinyal objek data tidak hanya dapat memiliki informasi nilai
teteapi juga sinyal yang didapat pada saat opersai yang mendapatkan nilai
baru. Sinyal mempresentasikan wireyang dikomukasikan antara proses I/O
pada sistem.

Gambar 1.8 Proses kerja sinyal

VIVADO DESIGN SUITE

VIVADO DESIGN Suite adalah suite perangkat lunak yang
diproduksi oleh Xilinx untuk sintesis dan analisis desain HDL,
menggantikan Xilinx ISE dengan fitur tambahan untuk sistem pada
pengembangan chip dan tingkat tinggi sintesis. Vivado merupakan
ground-up rewrite dan re-thinking dari aliran desain keseluruhan
(dibandingan dengan ISE) dan telah dijelasan oleh pengulas sebagai “baik
dipahami, terintegrasi, super cepat, terukur, dipelihara, dan intuitif”.
Tidak seperti ISE yang mengandalkan ModelSim untuk simulasi,
yang Vivado Sistem edition mencakup logika simulator biult-in. Vivado
juga memperkenalkan sintesis tingkat tinggi, dengan toolchain yang

Universitas Indonesia
 4

mengubah kode C ke programmable logic. Vivado telah digambarkan

sebagai “state-of-the-art comprehensive EDA tool with all the latesst bells
and wishtles in terms of data model, integration, algorithms and
performance”.
Vivado memungkinkan pengembangan untuk mensintesis
(kompilasi) desain mereka, melakukan analisis waktu, memeriksa diagram
RTL, mensimulasikan reaksi desain yang berbeda, dan mengkonfigurasi
perangkat target dengan programmer. Vivado adalah produk FPGA dari
Xilinx, dan digabungkan dengan architecture chip tersebut, dan tidak dapat
digunakan dengan produk FPGA dari vendor lain.
Vivado diperkenalkan pada bulan April 2012, dan merupakan
desain (IDE) dengan sistem-to-IC alat tingkat dibangun di atas model
scalabel bersama dan lingkungan debug umum. Vivado termasuk tingkat
sistem elektronik (ESL) alat desain untuk mensintesis dan menverifikasi C
berbasis IP algoritmik standar berbasis IP core dan sistem integrasi semua
jenis blok bangunan sistem; dan verifikasi blok dan sistem. Sebuah versi
WebPACK Edition gratis Vivado menyediakan desainer dengan versi
terbatas dari lingkungan desain.

ZYBO Board

Zybo (zynq board) adalah sumber daya yang kaya dan mudah
digunakan platform pengembangan perangkat lunak tertanam dan sirkuit
digital entry level, yang chip utama Xilinx Zynq-7000 seri, Model terkecil
Z-7010. Z-7010 berdasarkan konfigurasi Xilinx sistem diprogram-lebar
arsitektur (ap soc) dual core cortex-a9 lengan prosesor dan Xilinx 7 seri
FPGA terintegrasi pada yang sama keping. Perangkat antarmuka
terintegrasi memiliki platform di zybo multimedia yang kaya kuat Z-7010
Chip mendukung desain sistem lengkap. On board memori, audio dan
antarmuka video, dua arah usb, ethernet, dan slot kartu sd, dll. Anda tidak
perlu menambahkan tambahan hardware untuk membuat untuk
menyelesaikan desain. Sementara itu, lima pmod antarmuka menyediakan
banyak ruang ekspansi.

Universitas Indonesia
 5

Zybo adalah ultra-harga rendah dari zedboard alternatif, cocok

untuk high density tidak diperlukan Fmc desain antarmuka, Tetapi juga
memperhitungkan sejumlah besar kinerja pengolahan, dan zynq ap soc
arsitektur skalabilitas.

Zybo dan Xilinx baru kinerja tinggi vivado kit pengembangan, dan
ise/edk alat pengembangan sepenuhnya kompatibel. FPGA logika alat
desain dan pengembangan sistem lengan tertanam menjadi satu, sehingga
proses pembangunan menjadi intuitif dan sederhana. Mereka dapat
digunakan untuk desain sistem yang kompleks: dari "program bare metal
menggunakan sederhana untuk mengontrol beberapa dipimpin, untuk"
Dalam rangkaian lengkap sistem operasi eksekusi memesan beberapa
aplikasi layanan ", zybo dapat kompeten.

Gambar 1.12 Zybo Board

C. Simulasi
D. Tugas Pendahuluan
E. Referensi
 http://www.srmuniv.ac.in/ramapuram/sites/ramapuram/files/EC308.pd
f
 W. Kleitz, Digital Electronics, A Practical Approach, 8thed, Prentice
Hall, 2007.

Universitas Indonesia
 6

F. Data Pengamatan

Eksperimen Half Adder

Input Output
A B Sum Carry
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Data Pengamatan

Universitas Indonesia
 7

Eksperimen Full Adder

Input Output
A B C Sum Carry
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Data Pengamatan

Universitas Indonesia
 8

Eksperimen Decoder
Input Output
A B Z(0) Z(1) Z(2) Z(3)
0 0 0 0 0 1
0 1 0 1 1 0
1 0 0 1 1 0
1 1 1 1 0 0

Data Pengamatan

Universitas Indonesia
 9

G. Tugas Akhir
Pertanyaan :

1. Buat rangkaian Full Adder Substractor

2. 2. Buat rangkaian line encoder

Jawab ;

1.

2.

Universitas Indonesia
 10

H. Analisis
Pada percobaan modul 5 ini, praktikan melaukukan empat macam
rangkaian yaitu half adder, full adder dan decoder. Praktikan melakukan
coding dengan program VHDL yaitu Xilinx Vivado. Program yang telah
praktikan buat kemudian ditanamkan kepada sebuah microcontroller yaitu
Zybo melalui kabel USB.

Pada percobaan pertama yaitu rangkaian half adder. Praktikan

melakukan coding dengan melihat rangkaian serta tabel kebenaran dari
half adder sebagai acuan. Pertama praktikan menentukan port mana saja
yang akan digunakan pada Zybo dengan perintah entitiy. Praktikan juga
menentukan mana yang menjadi input serta output. Setelah itu, praktikan
melakukan perintah architecture untuk menentukan perilaku dari
rangkaian dengan menyatakan gerbang apa saja serta susunan yang
digunakan, pada rangkaian ini terdapat dua jenis gerbang logika yaitu
XOR dan AND. Praktikan mendapatkan hasil yang sesuai pada tabel
kebenaran yaitu kedua output akan bernilai LOW ketika kedua input
berniliai LOW dan tidak terdapat kondisi dimana kedua output sama sama
bernilai HIGH. Rangkaian ini juga sering disebut sebagai pendeteksi nilai
1 ganjil.

Universitas Indonesia
 11

Pada percobaan kedua yaitu rangkaian Full Adder. Praktikan

melakukan langkah yang kurang lebih sama seperti percobaan
sebelumnya, namun coding yang dilakukan berbeda. Pada perintah entity,
praktikan memasukkan sebanyak lima port yang digunakan dengan rincian
tiga port sebagai input dan dua port lainnya sebagai output. Selanjutnya
pada perintah architecture, terdapat tiga jenis gerbang logika pada
rangkaian ini antara lain XOR, AND dan OR. Praktikan juga mendapatkan
hasil yang sesuai dengan tabel kebenarannya yaitu kedua output akan sama
sama bernilai LOW ketika kedua input bernilai LOW, begitu juga
sebaliknya.

Percobaan terakhir yaitu rangkaian decoder. Pada perintah entity,

terdapat enam port yang digunakan dengan dua port sebagai input dan
empat port digunakan sebagai output. Pada rangkaian ini terdapat empat
jenis gerbang logika antara lain AND, OR, XOR dan NOR.

I. Kesimpulan
1. Praktikan dapat melakukan percobaan program VHDL dengan
menggunakan software Xilink.
2. VHDL merupakan bahasa yang digunakan untuk mendeskripsikan
hardware yang digunakan dalam perancangan sistem elektronik
digital seperti FPGA atau ASIC.
3. Untuk menentukan lokasi pin-pin FPGA, digunakan cara mengedit
pada Edit Constrains (Text) pada bagian user constraints di jendela
process viewmaka didapatkan pesan yang menyarankan untuk
membuat file constraint.
4. Zynq Board adalah board yang digunakan bagi tingkat pemula
untuk software dengan fitur yang kaya tertanam dan platform
pengembangan sirkuit digital yang dibangun di sekitar Z-7010.

J. Referensi
1. Penuntun Praktikum Elektronika II

Universitas Indonesia
 12

2. Kleitz, William. 2011. Digital Electronics: A Practical Approach with

VHDL, 9th ed.New York: Pearson

Universitas Indonesia