TUGAS BESAR

RANGKUMAN BUKU BERJUDUL

“FUNDAMENTALS OF COMPUTERS ORGANITATIONS AND ARCHITECTURE”
BAB 6 Desain Sistem Memori I

Laporan ini disusun untuk mata kuliah : Organisasi dan Arsitektur Komputer
Dosen pengampu : Dodit Suprianto

Disusun oleh :
Rosebtha Putri Anggraeni (203140714111033)
Arlina Yunantining Tyas (203140714111037)
Muhammad Hazazi (203140714111035)

PROGRAM STUDI TEKNOLOGI INFORMASI

BIDANG KEAHLIAN TEKNOLOGI INFORMASI DAN KOMPUTER
FAKULTAS PENDIDIKAN VOKASI
UNIVERSITAS BRAWIJAYA
MALANG
2020
BAB 6 Desain Sistem Memori I
A. 6.1

6.1.1. Hierarki Memori

Konsep hierarki memori sering dikaitkan dengan unit yang kecil, mahal, dan
cepat yang dinamakan “Cache”. Lalu diikuti oleh yang memori yang lebih besar
yang disebut memori utama yang relatif besar, lebih murah, dan lebih lambat.
Dimana cache di memori utama dibuat dengan solid-state (bahan semikonduktor
yang biasanya digunakan untuk transistor CMOS).
Memory Solid-State diikuti oleh memori megnetik yang lebih murah, lebih
besar, dan lebih lambat contohnya disk dan tape. Biasanya disk disebut dengan
memori sekunder dan tape secara konvensional disebut memori tersier. Tujuan
dari perancangan sistem hierarki memori ini adalah untuk memiliki sistem
memori yang bekerja seolah-olah terdiri dari unit tercepat dan biayanya kecil.
Ciri dari hierarki memori ini dapat dikategorikan dari jumlah parameternya.
Diantara parameter tersebut ada jenis akses, kapasitas, waktu siklus, latensi,
bandwith, dan biaya.
1. Akses dapat diartikan pada tindakan yang secara fisik terjadi selama
operasi baca atau tulis.
2. Kapasitas level diukur dalam byte.
3. Waktu siklus dapat didefinisikan sebagai waktu yang berlalu dari
awal hingga dimulainya operasi pembacaan.
4. Latensi didefinisikan sebagai interval waktu antara permintaan
informasi dan akses ke bit pertama dari informasi tersebut.
5. Bandwith memberikan ukuran dari jumlah bit per detik yang dapat
diakses.
6. Biaya tingkat memori biasanya ditentukan dalam dollar per
megabyte.

Istilah akses acak mengacu pada fakta bahwa setiap akses memori
membutuhkan jumlah waktu tetap yang terlepas dari lokasi memori yang
sebenarnya atau urutan akses yang terjadi. Lokalitas spasial mengacu pada :
1. Register CPU;
2. Cache;
3. Memori utama;
4. Bandwith latensi;
5. Biaya kecepatan per bit.

Fenomena ketika alamat yang diberikan telah direferensikan, kemungkinan

besar alamat dimdekatnya akan direferensikan dalam waktu yang singkat.
Misalnya, instruksi tetap dalam program garis lurus.
Lokalitas temporal, dapat mengacu pada fenomena dimana item memori
tertentu telah direferensikan, kemungkinan besar item itu akan direferensikan
berikutnya, misalnya instruksi loop program. Urutan yang terjadi saat prosesor
membuat permintaan untuk suatu item yaitu pertama, item dicari di tingkat
memori pertama di hierarki memori. Probabilitas menemukan item yang diminta
di level pertama disebut rasio hit (h1). Lalu, probabilitas tidak menemukan atau
hilang di item yang diminta di tingkat pertama hierarki memori disebut rasio
kehilangan (12h1). dan yang terakhir probabilitas menemukan di level kedua
 sesuai dengan item yang diminta disebut rasio hit level kedua (h2). Ketika item
yang diminta menyebabkan “miss”, item tersebut dicari di tingkat berikutnya
hingga barang ditemukan. Setelah menemukan barang yang diminta, maka barang
tersebut dikirim dan dibawa ke prosesor. Dalam hierarki memori ini terdapat 3
level dimana waktu akses memori rata-rata dari tingkat memori didefinisikan
sebagai waktu yang diperlukan untuk mengakses satu kata di tingkat itu. Dalam
persamaan ini, t1, t2, dan t3 mewakili masing-masing waktu akses dari tiga level
tersebut.

6.2 Memori Cache

Memori cache diperkenalkan ke Wilkes pada tahun 1965, membedakan antara
dua jenis memori utama : Memori konvensional dan memori budak. Ide di balik
penggunaan cache sebagai level pertama adalah untuk menjaga informasi yang
diharapkan lebih sering digunakan oleh CPU di dalam cache. Hasil akhirnya adalah
bahwa pada waktu tertentu beberapa bagian aktif dari memori utama digandakan
dalam cache. Ketika prosesor membuat permintaan untuk referensi memori,
permintaan tersebut pertama kali dicari di cache. Jika permintaan tersebut sesuai
dengan elemen yang saat ini berada di cache kami menyebutnya cache hit, jika tidak
ada di cache, kami menyebutnya cache miss.
Jika elemen yang diminta tidak ditemukan dalam cache, maka elemen tersebut
harus dibawa dari level memori berikutnya dalam hierarki memori. Keuntungan
mentransfer blok dari memori utama ke cache akan paling terlihat jika memungkinkan
untuk mentransfer blok seperti itu menggunakan satu waktu akses memori utama.
Kemungkinan seperti itu dapat dicapai dengan meningkatkan kecepatan transfer
informasi antara memori utama dan cache. Salah satu teknik yang mungkin digunakan
untuk meningkatkan bandwidth adalah interleaving memori.

6.2.1 Dampak Lokalisasi Temporal

Dalam kasus ini, diasumsikan bahwa instruksi dalam program loop, yang
dieksekusi berkali-kali, misalnya, n kali, sekali dimuat ke cache, digunakan lebih
dari sekali sebelum diganti dengan instruksi baru.

6.2.2 Dampak Lokalisasi Spesial

Dalam hal ini, diasumsikan bahwa ukuran blok yang ditransfer dari memori
utama ke cache, jika cache hilang, adalah m elemen. Selain itu diasumsikan juga,
bahwa karena lokasi spasial, semua m elemen diminta, satu per satu, oleh prosesor.

6.2.3 Dampak Gabungan Temporan dan Spesial Lokalitas

Dalam hal ini, kami berasumsi bahwa elemen yang diminta oleh prosesor
membuat cache miss yang mengarah ke transfer blok, yang terdiri dari elemen m, ke
cache (yang mengambil tm). karena lokasi spasial, semua m elemen yang
merupakan blok diminta, satu per satu, oleh prosesor (membutuhkan mtc). Setelah
itu, elemen yang diminta asli diakses (n 2 1) kali (lokalitas temporal), yaitu, a total n
kali akses ke elemen itu.

6.2.4 Fungsi Pemetaan Cache

Fungsi pemetaan-cache dengan mempertimbangkan antarmuka antara dua level
yang berurutan dalam hierarki memori: level primer dan level sekunder. Jika
fokusnya ada pada antarmuka antara cache dan memori utama, maka cache
 mewakili level primer, sedangkan memori utama merepresentasikan level sekunder.
Prinsip yang sama berlaku untuk antarmuka antara dua level memori dalam hierarki.
Permintaan untuk mengakses elemen memori dibuat oleh prosesor dengan
mengeluarkan alamat elemen yang diminta. Alamat yang dikeluarkan oleh prosesor
mungkin sesuai dengan elemen yang ada saat ini di cache (cache hit); jika tidak, ini
mungkin sesuai dengan elemen yang saat ini berada di memori utama. Ini adalah
salah satu fungsi yang dilakukan oleh unit manajemen memori (MMU). Alamat
sistem mewakili alamat yang dikeluarkan oleh prosesor untuk elemen yang diminta.
Alamat ini digunakan oleh fungsi terjemahan alamat di dalam MMU.

6.2.5 Organisasi Memori Cache

Ada tiga teknik organisasi utama yang berbeda yang digunakan untuk memori
cache. Teknik-teknik ini berbeda dalam dua aspek utama:
1. Kriteria yang digunakan untuk menempatkan, dalam cache, blok masuk dari
memori utama.
2. Kriteria yang digunakan untuk mengganti blok cache dengan blok masuk
(pada cache penuh).

Pemetaan Langsung Ini adalah yang paling sederhana di antara ketiga teknik
tersebut. Kesederhanaannya berasal dari fakta bahwa ia menempatkan blok memori
utama yang masuk ke dalam lokasi blok cache yang ditetapkan. Setelah
menunjukkan pembagian alamat memori utama, sekarang kita dapat melanjutkan
untuk menjelaskan protokol yang digunakan oleh MMU untuk memenuhi
permintaan yang dibuat oleh prosesor untuk mengakses elemen tertentu.
Pemanfaatan cache yang buruk yang diharapkan oleh teknik pemetaan langsung
terutama disebabkan oleh pembatasan penempatan blok memori utama yang masuk
dalam cache (properti banyak-ke-satu). Jika pembatasan seperti itu dilonggarkan,
yaitu, jika kita memungkinkan blok memori utama yang masuk untuk ditempatkan
di blok cache kosong (tersedia).

Pemetaan Asosiatif Sepenuhnya Menurut teknik ini, blok memori utama yang
masuk dapat ditempatkan di blok cache yang tersedia. alamat yang dikeluarkan oleh
prosesor hanya perlu memiliki dua bidang. Ini adalah kolom Tag dan Word. Yang
pertama secara unik mengidentifikasi blok saat berada di cache. Bidang kedua
mengidentifikasi elemen dalam blok yang diminta oleh prosesor. MMU menafsirkan
alamat yang dikeluarkan oleh prosesor dengan membaginya menjadi dua bidang.
Keuntungan utama dari teknik pemetaan asosiatif adalah penggunaan cache
yang efisien. Ini berasal dari fakta bahwa tidak ada batasan di mana harus
menempatkan blok memori utama yang masuk. Setiap blok cache yang tidak
ditempati berpotensi dapat digunakan untuk menerima blok memori utama yang
masuk tersebut. Kerugian utama dari teknik ini, bagaimanapun, adalah overhead
perangkat keras yang diperlukan untuk melakukan pencarian terkait yang dilakukan
untuk menemukan kecocokan antara kolom tag dan memori tag.

Pemetaan Asosiatif Set Dalam teknik pemetaan asosiatif-himpunan, cache

dibagi menjadi beberapa himpunan. Blok memori utama yang diberikan memetakan
ke set cache tertentu berdasarkan persamaan si mod S, di mana S adalah jumlah set
dalam cache, i adalah nomor blok memori utama, dan s adalah cache spesifik yang
ditetapkan ke blok i . Namun, blok yang masuk memetakan ke blok mana pun dalam
set cache yang ditetapkan. Alamat yang dikeluarkan oleh prosesor dibagi menjadi
 tiga bidang berbeda. Menurut teknik pemetaan set-asosiatif, MMU menafsirkan
alamat yang dikeluarkan oleh prosesor dengan membaginya menjadi tiga bidang.

6.2.6 Teknik Penggantian

Sejumlah teknik penggantian dapat digunakan. Ini termasuk blok yang dipilih
secara acak (pemilihan acak), blok yang telah berada di cache paling lama (first-in-
first-out, FIFO), dan blok yang paling sedikit digunakan saat berada di cache (paling
tidak baru-baru ini digunakan, LRU).
Teknik ini sederhana dan tidak membutuhkan banyak biaya tambahan. Namun,
kekurangan utamanya adalah tidak mempertimbangkan lokalitas. Teknik acak telah
ditemukan cukup efektif sehingga teknik tersebut pertama kali digunakan oleh Intel
dalam seri mikroprosesor iAPX.
Teknik FIFO mengambil waktu yang dihabiskan oleh satu blok di cache sebagai
ukuran untuk penggantian. Blok yang telah berada dalam cache paling lama dipilih
untuk diganti terlepas dari pola akses terbaru ke blok tersebut.
Menurut teknik penggantian LRU, blok cache yang paling sedikit digunakan
baru-baru ini dipilih untuk diganti. Di antara ketiga teknik penggantian tersebut,
teknik LRU adalah yang paling efektif. Ini karena sejarah penggunaan blok (sebagai
kriteria penggantian) dipertimbangkan.

6.2.7 Kebijakan Penulisan Cache

Koherensi antara kata cache dan salinannya di memori utama harus dijaga setiap
saat, jika memungkinkan. Sejumlah kebijakan (teknik) digunakan dalam melakukan
operasi tulis ke blok memori utama saat berada di cache. Kebijakan ini menentukan
derajat keterpaduan itu dapat dipertahankan antara kata-kata cache dan rekan-
rekannya di memori utama.

Kebijakan Tulis Cache Setelah Hit Cache Pada dasarnya ada dua kemungkinan
kebijakan tulis pada cache yang ditemukan. Ini adalah write-through dan write-back.
Dalam kebijakan tulis-tayang, setiap operasi tulis ke cache diulangi ke memori
utama secara bersamaan. Dalam kebijakan tulis kembali, semua penulisan dilakukan
ke cache. Ini mengarah pada peningkatan waktu akses rata-rata. Di sisi lain,
kebijakan tulis kembali menghilangkan peningkatan waktu akses rata-rata. Namun,
koherensi hanya dijamin pada saat penggantian.

Kebijakan Penulisan Cache pada Cache Miss Dua skema utama dapat
digunakan. Ini adalah alokasi-tulis dimana blok memori utama dibawa ke cache dan
kemudian diperbarui. Skema lain disebut tulis-tidak-alokasikan di mana blok
memori utama yang terlewat diperbarui saat berada di memori utama dan tidak
dibawa ke cache.

Kebijakan Baca Cache pada Cache Miss Dua kemungkinan strategi dapat
digunakan. Pertama, blok memori utama yang terlewat dibawa ke cache sementara,
dan Dalam strategi kedua, blok memori utama yang terlewat seluruhnya disimpan
dalam cache dan kata yang diperlukan kemudian diteruskan ke CPU.

6.2.8 Analisis Organisasi Cache Kehidupan Nyata

Cache Prosesor Intel Pentium IV Prosesor Intel Pentium 4 menggunakan
organisasi cache dua tingkat seperti yang ditunjukkan secara skematis. L1 mewakili
 cache data 8 KB. Ini adalah asosiasi-himpunan empat arah dengan ukuran blok 64
byte.
Cache Prosesor PowerPC 604 Cache PowerPC dibagi menjadi cache data dan
instruksi, yang disebut Organisasi Harvard. Baik instruksi dan cache data diatur
sebagai set-asosiatif empat arah 16 KB.

PMC-Sierra RM7000A 64-bit MIPS RISC Processor RM7000 menggunakan

organisasi cache yang berbeda dibandingkan dengan Intel dan PowerPC. Dalam
kasus ini, tiga cache terpisah disertakan. Ini adalah:
1. Cache instruksi utama: A 16 KB, set-asosiatif cache empat arah dengan
ukuran blok 32-byte (delapan instruksi)
2. Cache data primer: Cache set-asosiatif empat arah 16 KB dengan ukuran blok
32 byte (delapan kata)
3. Cache sekunder: 256 KB, cache set-asosiatif empat arah untuk instruksi dan
data
4. Selain tiga cache dalam chip, RM7000 menyediakan antarmuka cache tersier
khusus, yang mendukung ukuran cache tersier 512 KB, 2 MB, dan 8 MB.

Cache Non-PemblokiranDalam skema ini, cache tidak terhenti saat terlewat,

melainkan prosesor terus beroperasi dari cache utama hingga salah satu dari
peristiwa berikut terjadi:
1. Dua cache miss masih tersisa dan instruksi pemuatan / penyimpanan ketiga
muncul di bus instruksi.
2. Instruksi berikutnya membutuhkan data dari salah satu instruksi yang
menyebabkan cache tidak ditemukan.
3. Penguncian Cache dalam skema ini, kode kritis atau segmen data dikunci ke
dalam cache primer dan sekunder. Konten yang dikunci dapat diperbarui saat
menulis hit, tetapi tidak dapat dipilih untuk diganti jika terlewat. RM7000
memungkinkan masing-masing dari tiga cache dikunci secara terpisah.

6.3 Summary / Rangkuman

Dalam bab ini, kami membahas desain dan analisis level pertama dari hierarki
memori, yaitu memori cache. Dalam konteks ini, masalah lokalitas dibahas dan
pengaruhnya terhadap waktu akses rata-rata dijelaskan. Tiga teknik pemetaan cache,
yaitu pemetaan langsung, asosiatif, dan set-asosiatif dianalisis dan ukuran kinerjanya
dibandingkan. Kami juga telah memperkenalkan tiga teknik penggantian diantara lain
penggantian Acak, FIFO, dan LRU. Dampak dari tiga teknik pada rasio cache hit
dianalisis. Kebijakan penulisan cache juga diperkenalkan dan dianalisis. Diskusi kita
tentang cache diakhiri dengan presentasi organisasi memori cache dan karakteristik
tiga contoh kehidupan nyata: prosesor Pentium IV, PowerPC, dan PMC-Sierra
RM7000. Pada Bab 7, kita akan membahas masalah yang berkaitan dengan aspek
desain organisasi internal dan eksternal dari memori utama. Kami juga akan
membahas masalah yang terkait dengan memori virtual.