RET
START ENDP
Register Kontrol FIFO
Pada saat setelah line control register dan
baud rate divisor diprogram register
kontrol FIFO belum siap difungsikan.
Register FIFO harus terlebih dahulu
diprogram.
Register Kontrol FIFO
Line Status Register
Sebelum data serial dapat dikirim atau
diterima, terlebih dahulu perlu diketahui isi
Line Status Register.
Line Status Register berisi informasi
tentang keadaan kesalahan serta kondisi
pengirim dan penerima.
Register ini dites sebelum suatu byte
dikirim atau dapat diterima.
Line Status Register
Contoh prosedur untuk mengirim isi AH ke 16550. Bit TH diperiksa
untuk mengetahui apakah pengirim siap menerima data.
PUSH AX ;save AX
IN AL,LSTAT ;get line status register
TEST AL,20H ;test TH bit
JZ SEND ;if transmitter not ready
SEND ENDP
Untuk membaca informasi yang diterima dari 16550, sebelumnya bit
DR harus diperiksa.
ERR:
MOV AL,’?’ ;get question mark
RET
RECV ENDP
Kesalahan UART
Tipe kesalahan yang dideteksi oleh 16550 adalah:
Kesalahan paritas
Kesalahan frame
Kesalahan overrun
Kesalahan paritas mengindikasikan data yang diterima
berisi paritas yang salah.
Kesalahan framing mengindikasikan bit-bit start dan stop
tidak berada pada tempat yang seharusnya.
Kesalahan overrun mengindikasikan data telah
melakukan overrun terhadap penyangga FIFO penerima
internal.