Modul Praktikum Teknik Digital 2018 PDF

2018
Modul Praktikum Teknik Digital
LABORATORIUM TEKNIK DIGITAL

KK SISTEM ELEKTRONIKA
Hanya dipergunakan di lingkungan Fakultas Teknik Elektro
FAKULTAS TEKNIK ELEKTRO
UNIVERSITAS TELKOM
MODUL PRAKTIKUM
TEKNIK DIGITAL DAN ALJABAR BOOLEAN
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
DAFTAR PENYUSUN
• Estananto, ST., MT
• Erizka Banuwati Candrasari
• Lina Marlina
• Nurul Afifah
• Rana Nuriadnyana
• Alva Rischa Qhisthana Pratika
• Virqy Apriyadi Jihad
• Jovi Martin
• Noni Charimmah
• Agnes Fifinela Damara
Diperbaiki Oleh
• Estananto, ST., MT
2
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
LEMBAR REVISI
Yang bertanda tangan dibawah ini :
Nama : Estananto, ST., MT.
NIK : 0419057405
Jabatan : Dosen Pembina Laboratorium Teknik Digital
Dengan ini menyatakan pelaksanaan Revisi Modul Teknik Digital untuk Prodi Teknik Elektro,
telah dilaksanakan dengan penjelasan sebagai berikut:
No Keterangan Revisi Tanggal Revisi Terakhir
1 Revisi Bagian Pertama 1 Juli 2018
3
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
LEMBAR PERNYATAAN
Yang bertanda tangan dibawah ini :
Nama : Estananto, ST., MT.
NIK : 0419057405
Jabatan : Dosen Pembina Laboratorium Teknik Digital
Menerangkan dengan sesungguhnya bahwa modul praktikum ini telah direview dan akan
digunakan untuk pelaksanaan praktikum di Semester Ganjil Tahun Akademik 2016/2017 di
Laboratorium Teknik Digital Fakultas Teknik Elektro Universitas Telkom
Bandung, 1 Juli 2018
Mengetahui,
Ketua Kelompok Keahlian Dosen Pembina Lab.

Teknik Digital
Ir. Erwin Susanto,MT., PhD. Estananto, ST., MT.

NIK……………………… NIK..........................
4
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
VISI & MISI

VISI
Menjadi fakultas unggul berkelas dunia yang berperan aktif pada pengembangan ilmu
pengetahuan dan teknologi elektro serta fisika, berbasis teknologi informasi dan komunikasi.
MISI
1. Menyelenggarakan pendidikan tinggi dan pendidikan berkelanjutan berstandar

internasional
2. Mengembangkan, menyebarluaskan, dan memanfaatkan ilmu pengetahuan dan
teknologi bidang teknik telekomunikasi, teknik komputer, fisika teknik, dan
elektroteknik, serta bekerja sama dengan industri/institusi, guna meningkatkan
kesejahteraan dan kemajuan masyarakat.
3. Mengembangkan dan membina jejaring dengan perguruan tinggi dan industri terkemuka
dalam dan luar negeri dalam rangka kerjasama pendidikan dan penelitian.
4. Mengembangkan sumberdaya untuk mencapai keunggulan dalam pembelajaran,
penelitian dan pengabdian kepada masyarakat.
5
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
VISI & MISI
PRODI TEKNIK TELEKOMUNIKASI

VISI
“Menjadi Program Studi S1 Teknik Telekomunikasi terkemuka di kawasan Asia

Tenggara yang mampu menghasilkan sarjana Teknik Telekomunikasi yang berkeahlian
di bidang informasi dan komunikasi, khususnya wireless communication, dan dapat
mengikuti perkembangan teknologi telekomunikasi”
MISI
1. Menyelenggarakan proses pendidikan unggulan untuk menghasilkan lulusan yang

menguasai teknologi informasi dan telekomunikasi sesuai dengan kompetensi
teknik telekomunikasi.
2. Menyelenggarakan penelitian berkualitas internasional di bidang informasi dan
telekomunikasi dengan melibatkan mahasiswa secara aktif.
3. Menyelenggarakan pengabdian masyarakat dengan prinsip menyebarluaskan ilmu
dan teknologi hasil penelitian kepada masyarakat luas terutama dengan bekerjasama
secara sinergis dengan institusi akademis dan non-akademis lain.
6
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
ATURAN LABORATORIUM FAKULTAS TEKNIK ELEKTRO
TELKOM UNIVERSITY
Setiap Mahasiswa Fakultas Teknik Elektro yang akan menggunakan Fasilitas Laboratorium,
WAJIB mematuhi Aturan sebagai berikut :
1. Menggunakan seragam resmi Telkom University, dan Membawa Kartu Tanda Mahasiswa
(KTM) yang masih berlaku.
2. Tidak berambut gondrong untuk mahasiswa
3. Dilarang merokok dan makan minum didalam ruangan, dan membuang sampah pada
tempatnya
4. Dilarang menyimpan barang-barang milik pribadi di Laboratorium tanpa seijin Fakultas
5. Dilarang menginap di Laboratorium tanpa seijin Fakultas
6. Jam Kerja Laboratorium dan Ruang Riset adalah 06.30 WIB sampai 22.00 WIB
7. Mahasiswa yang akan menggunakan Laboratorium dan atau ruang riset diluar jam kerja,
harus mengajukan ijin kepada Fakultas
Dekan Fakultas Teknik Elektro

Bandung, 1 Juli 2018
Dr. Bambang Setia Nugroho, S.T., MT.
7
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
DAFTAR ISI
VISI & MISI FAKULTAS TEKNIK ELEKTRO ................................................................. 5

VISI & MISI PRODI TEKNIK TELEKOMUNIKASI ........................................................ 6
ATURAN LABORATORIUM FAKULTAS TEKNIK ELEKTRO TELKOM
UNIVERSITY .......................................................................................................................... 7
DAFTAR ISI ............................................................................................................................ 8
DAFTAR GAMBAR .................................................................. Error! Bookmark not defined.
DAFTAR TABEL .................................................................................................................. 16
MODUL 0 : PENGENALAN GERBANG LOGIKA DASAR, FPGA DAN SOFTWARE
QUARTUS 12.1 ..................................................................................................................... 18
A. Tujuan Praktikum ......................................................................................................... 18
B. Peralatan Praktikum ...................................................................................................... 18
C. Perancangan Rangkaian ................................................................................................ 18
D. Langkah Praktikum ....................................................................................................... 25
MODUL I : PENGENALAN RANGKAIAN KOMBINASIONAL ................................... 36
B. Peralatan Praktikum ..................................................................................................... 36
C. Rangkaian Kombinasional ............................................................................................ 36
D. Langkah Praktikum....................................................................................................... 46
MODUL II :FLIP FLOP ....................................................................................................... 65
C. Flip Flop ....................................................................................................................... 65
D. Langkah Praktikum....................................................................................................... 70
MODUL III :RANGKAIAN SEKUENSIAL....................................................................... 90
C. Rangkaian Sekuensial ................................................................................................... 90
D. Langkah Praktikum..................................................................................................... 100
MODUL IV : VHDL (VHSIC Hardware Description Language) ................................... 111
A. Tujuan Praktikum ....................................................................................................... 111
B. Peralatan Praktikum .................................................................................................... 111
8
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
C. Pengertian VHDL ....................................................................................................... 111

D. Component pada VHDL .............................................................................................. 112
E. Process ........................................................................................................................ 113
F. Langkah praktikum...................................................................................................... 114
MODUL V : IMPLEMENTASI FPGA ............................................................................. 128
A. Praktikum ................................................................................................................... 128
B. Peralatan Praktikum .................................................................................................... 128
C. Implementasi Rangkaian Kombinasional Pada FPGA ................................................ 128
D. Implementasi Rangkaian Sekuensial Pada FPGA ....................................................... 128
E. Langkah Praktikum..................................................................................................... 129
LAMPIRAN
......................................................................................................................................................
152
9
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
DAFTAR GAMBAR
Gambar 1. FPGA ...................................................................................................................... 23
Gambar 2. Arsitektur FPGA....................................................................................................... 24
Gambar 3. Interface quartus .................................................................................................... 25
Gambar 4. Tampilan Awal Quartus ........................................................................................... 25
Gambar 5. Cara menggunakan Software Quartus .................................................................... 26
Gambar 6. Panel pengantar ...................................................................................................... 26
Gambar 7. New Project Wizard (1) ........................................................................................... 27
Gambar 8. Panel Add Files ........................................................................................................ 28
Gambar 9. Panel Family & Device Settings ............................................................................... 29
Gambar 10. EDA Tool Settings .................................................................................................. 30
Gambar 11. Tampilan Awal Quartus ......................................................................................... 30
Gambar 12. Tampilan Quartus ................................................................................................. 31
Gambar 14. Rangkaian Skematik gerbang logika ...................................................................... 33
Gambar 15. Inisialisai pin planner 1.......................................................................................... 34
Gambar 18. Rangkaian Kombinasional ..................................................................................... 36
Gambar 19. N to 2n binary decoder ......................................................................................... 37
Gambar 20. Logic Circuit 2 to 4 Decoder .................................................................................. 38
Gambar 21. Decoder 7 Segment............................................................................................... 38
Gambar 22. Logic Circuit Decoder 7 Segment .......................................................................... 39
Gambar 23. Display Decoder 7 Segment .................................................................................. 39
Gambar 24. Rangkaian Logika 4-to-2 Binary Encoder ............................................................... 40
Gambar 25. Rangkaian Logika mux 4-to-1 ................................................................................ 41
Gambar 26. Rangkaian Logika Half Adder ................................................................................ 42
10
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 27. Rangkaian Logika Full Adder ................................................................................. 43
Gambar 28. Rangkaian Logika Full Adder dengan Half Adder ................................................... 43
Gambar 29. Rangkaian Logika Full Adder Parallel..................................................................... 44
Gambar 30. Rangkaian Logika Half Subtractor ......................................................................... 44
Gambar 31. Rangkaian Logika Full Subtractor .......................................................................... 45
Gambar 33. Cara Menggunakan Software Quartus .................................................................. 47
Gambar 34. Panel Pengantar .................................................................................................... 47
Gambar 35. New Project Wizard (1) ......................................................................................... 48
Gambar 36. Panel Add Files ...................................................................................................... 49
Gambar 37. Panel Family & Device Settings ............................................................................. 50
Gambar 42. Rangkaian Skematik Decoder ................................................................................ 53
Gambar 46. Membuat timing diagram ..................................................................................... 56
Gambar 47. Membuat timing diagram 2 .................................................................................. 56
11
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 55. Membuat timing diagram 10 ................................................................................ 60
Gambar 64. Tabel Kebenaran dan Rangkaian Logika RS Flip FLop ............................................ 65
Gambar 65. D-FF ....................................................................................................................... 66
Gambar 66. JK-FF ...................................................................................................................... 67
Gambar 67. T-FF ....................................................................................................................... 67
Gambar 68. RS-FF ..................................................................................................................... 68
Gambar 69. Rangkaian Logika JK-FF dari T-FF ........................................................................... 69
Gambar 70. Jenis Jenis Clock .................................................................................................... 70
Gambar 72. Cara Menggunakan Software Quartus .................................................................. 71
Gambar 73. Panel Pengantar .................................................................................................... 72
Gambar 74. New Project Wizard (1) ......................................................................................... 72
Gambar 75. Panel Add Files ...................................................................................................... 73
Gambar 76. Panel Family & Device Settings ............................................................................. 74
Gambar 81. Rangkaian Skematik D-FF ...................................................................................... 77
Gambar 82. Rangkaian Skematik JK-FF ..................................................................................... 77
12
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 86. Membuat timing diagram ..................................................................................... 81
Gambar 100. Membuat timing diagram 15 .............................................................................. 87
Gambar 104. Rangkain Sekuensial ........................................................................................... 90
Gambar 105. Serial Counter dan Parallel Counter .................................................................... 91
Gambar 106. Counter 2 bit ....................................................................................................... 92
Gambar 107. K-Map Counter 2 bit ........................................................................................... 92
Gambar 108. Rangkaian Counter 2 bit ...................................................................................... 92
Gambar 109. SISO ..................................................................................................................... 93
Gambar 110. SIPO .................................................................................................................... 93
13
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 111. PISO .................................................................................................................... 94
Gambar 112. PIPO .................................................................................................................... 94
Gambar 113. Shift Register ....................................................................................................... 94
Gambar 114. Diagram State Mealey ......................................................................................... 95
Gambar 115. K-Map Mealey ..................................................................................................... 97
Gambar 116. Diagram State Moore .......................................................................................... 98
Gambar 117. K-Map Moore .................................................................................................... 100
Gambar 118. Tampilan Awal Quartus ..................................................................................... 101
Gambar 119. Cara Menggunakan Software Quartus .............................................................. 101
Gambar 120. Panel Pengantar ................................................................................................ 102
Gambar 121. New Project Wizard (1) ..................................................................................... 102
Gambar 122. Panel Add Files .................................................................................................. 103
Gambar 123. Panel Family & Device Settings ......................................................................... 104
Gambar 124. EDA Tool Settings .............................................................................................. 105
Gambar 126. Tampilan Quartus ............................................................................................. 106
Gambar 127. Tampilan Quartus ............................................................................................. 106
Gambar 128. Rangkaian Skematik D-FF .................................................................................. 107
Gambar 129. Rangkaian Skematik JK-FF ................................................................................. 107
Gambar 130. Rangkaian Skematik Counter Down Menggunakan JK-FF ................................. 108
Gambar 131. Inisialisai pin planner 1...................................................................................... 109
Gambar 134. Susunan dasar program VHDL........................................................................... 112
14
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 143. Cara Membuat Lembar Kerja pada Software Quartus 2 ................................... 120
Gambar 148. Menampilkan RTL Viewer 1 .............................................................................. 125
Gambar 150. Menampilkan RTL Viewer VHDL menggunakan Process ................................... 126
Gambar 151. Menampilkan RTL Viewer VHDL menggunakan Component ............................ 127
Gambar 160. Cara Membuat Lembar Kerja pada Software Quartus 2. .................................. 135
15
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 167. Menampilkan RTL Viewer VHDL koding 7 segment .......................................... 142
Gambar 168. Membuat timing diagram ................................................................................ 143
Gambar 177. Membuat timing diagram 10 ............................................................................ 147
16
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
DAFTAR TABEL
Tabel 1. Hukum Aljabar Boolean .............................................................................................. 18
Tabel 2. Minterm dengan 3 variabel ......................................................................................... 20
Tabel 3. Tabel K-Map ................................................................................................................ 20
Tabel 4. Gerbang Logika Dasar ................................................................................................. 21
Tabel 5. Tabel kebenaran 2 to 4 binary decoder dengan enable active-high
dan output active-high ............................................................................................................. 33
Tabel 6. Tabel Kebenaran Decoder 7 Segment ......................................................................... 39
Tabel 7. Tabel Kebenaran 4-to-2 Binary Encoder ..................................................................... 40
Tabel 8. Tabel Kebenaran 4-to-2 Binary Encoder with Priority ................................................. 40
Tabel 9. Tabel Kebenaran Half Adder ....................................................................................... 42
Tabel 10. Tabel Kebenaran Full Adder ...................................................................................... 42
Tabel 11. Tabel Kebenaran Half Subtractor .............................................................................. 44
Tabel 12. Tabel Kebenaran Full Subtractor ............................................................................... 45
Tabel 13. Mode Operasi Flip – Flop .......................................................................................... 66
Tabel 14. Tabel State Counter 2 bit .......................................................................................... 88
Tabel 15. Tabel State Mealey a ................................................................................................. 96
Tabel 16. Tabel State Mealey b ................................................................................................ 96
Tabel 17. Tabel Transisi D-FF .................................................................................................... 96
Tabel 18. Tabel Eksitasi Mealey ................................................................................................ 97
Tabel 19. Tabel State Moore a .................................................................................................. 98
Tabel 20. Tabel State Moore b ................................................................................................. 98
Tabel 21. Tabel Transisi ............................................................................................................ 99
Tabel 22. Tabel Eksitasi Moore ................................................................................................. 99
Tabel 23. Clock pada FPGA ..................................................................................................... 128
17
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
MODUL 0
PENGENALAN GERBANG LOGIKA DASAR, FPGA DAN

SOFTWARE QUARTUS 12.1
A. Tujuan Praktikum
1. Memahami definisi dan arsitektur dari FPGA.
2. Mengenal dan memahami karakteristik gerbang logika dasar dan jenis - jenisnya.
3. Memahami metode perancangan rangkaian logika yang dibentuk dari gerbang logika
dasar.
4. Memperkenalkan penggunaan software quartus 12.1.
5. Memperkenalkan penggunaan Schematic dalam perancangan rangkaian digital.
B. Peralatan Praktikum
1. Personal Computer
2. Software Quartus 12.1
3. FPGA Cyclone II
C. Perancangan Rangkaian
1. Penyederhanaan
Penyederhanaan dilakukan untuk penghematan ruang kerja dan biaya.
Penyederhanaan dapat dilakukan dengan banyak metode, diantaranya K-Map dan Aljabar
Boolean.
• Aljabar Boolean
Penyederhanaan dengan aljabar Boolean dilakukan berdasarkan hukum Aljabar Boolean.
Berikut adalah Hukum Aljabar Boolean:
Tabel 1. Hukum Aljabar Boolean

AND Law OR Law
x.0=0 x+0=x
x.1=x x+1=1
x.x=x x+x=x
18
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
x . x̅̅ = 0 x + x̅̅ = 1
NOT Law
0 = 1̅̅
1 = 0̅̅
X = x̅̅
Commutative Law Associative Law Absorptive Law

x .y . z = y .z . x = z .x . y (x . y) . z = x . (y . z) = x .y . z x . (x + y) = x
x + y + z = y + z + x = z + y +x (x + y) + z = x + (y + z) = x + y + z x + (x . y) = x
Distributive Law De Morgan Law

x . y + x . z = x . (y + z) (x + y) ‘ = x̅̅ . y̅̅
(x + y) . (x + z) = x + (y . z) (x . y) ‘ = x̅̅ + y̅̅ Pada dasarnya
ada dua bentuk standar fungsi Boolean, yaitu:
1. Sum of Product (SOP) / Sum of Minterm
2. Product of Sum (POS) / Product of Maxterm
Pada modul ini, kita hanya akan mempelajari tentang Sum of Product / Sum of
Minterm.
• Sum of Product / Minterm
Minterm adalah suatu kondisi dimana semua egative dari suatu fungsi yang di-AND,
serta egative tersebut bisa dalam kondisi komplemen atau tidak.
Contoh :
F(a,b,c,d) adalah sebuah fungsi dengan 4 variabel (a,b,c,d)
a.b’.c’.d adalah salah satu dari 24 minterm fungsi F.
Ciri-ciridari SOP adalah:
1. Dalam setiap suku operasi variabelnya adalah perkalian (operasi AND).
2. Setiap suku (term) dijumlahkan (operasi OR).
3. Setiap suku mengandung semua egative.
Contoh:
f(x,y) = xy + x’y
g(x,y,z) = x’yz + xyz + x’y’z’
Cara membaca:
19
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
• Variabel tanpa komplemen dianggap bernilai 1.

• Variabel dengan komplemen dibaca 0.
Tabel 2. Minterm dengan 3 variabel
Row Number 𝑥1 𝑥2 𝑥3 Minterm
0 0 0 0 m0 = 𝑥̅ 1𝑥̅ 2𝑥̅ 3
1 0 0 1 m1 = 𝑥̅ 1 𝑥̅ 2 𝑥 3
2 0 1 0 m2 = 𝑥̅ 1 𝑥 2 𝑥̅ 3
3 0 1 1 m3 = 𝑥̅ 1 𝑥 2 𝑥 3
4 1 0 0 m4 = 𝑥 1 𝑥̅ 2 𝑥̅ 3
5 1 0 1 m5 = 𝑥 1 𝑥̅ 2 𝑥 3
6 1 1 0 m6 = 𝑥 1 𝑥 2 𝑥̅ 3
7 1 1 1 m7 = 𝑥 1 𝑥 2 𝑥 3
• Tabel Kebenaran
Suatu Tabel Kebenaran dapat dinyatakan sebagai suatu fungsi Boolean sebuah tabel
kebenaran dapat dinyatakan dalam dua bentuk fungsi boolean yang ekivalen. Fungsi-fungsi
persamaan yang diperoleh dari suatu tabel kebenaran disebut sebagai canonical form.
• K-map
Karnaugh Map (disingkat K-map) adalah sebuah peralatan grafis yang digunakan
untuk menyederhanakan persamaan logika atau mengkonversikan sebuah Tabel Kebenaran
menjadi sebuah rangkaian Logika. Blok diagram sebuah K-map seperti gambar di bawah ini.
AB dan C adalah egative input, output-output berupa minterm-minterm bernilai 1 dimasukan
pada sel K-map. Jumlah sel K-map adalah 2jumlah variable input.
Tabel 3. Tabel K-Map
BC F = ……………………
A 00 01 11 10 Contoh SOP pada K – Map disamping :
0 m0 m1 m 3 m 2
m1 = A̅B̅C
1 m4 m5 m 7 m 6
m2 = A̅BC̅
20
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
BC  
A 00 01 11 10 F = B̅̅ +
0 1 1 0 0
ABC̅̅
1 1 1 0 1
• Rangkaian Pengganti
Sistem ini dilakukan karena adanya keterbatasan bahan. Tidak semua IC tersedia di
pasaran. Jadi kita dapat memanfaatkan gerbang-gerbang logika yang ada untuk membentuk
gerbang yang lainnya. Sebagai contoh gerbang NOR dapat dibuat dari gerbang OR yang
outputnya diberi gerbang NOT.
• Gerbang Logika Dasar
Setiap gerbang logika dasar memiliki table kebenaran tersendiri yang memberikan
karakteristik tertentu. Pada dasarnya hanya terdapat tiga gerbang logika dasar, yaitu gerbang
AND, OR, dan NOT. Dari ketiga gerbang tersebutlah dikembangkan menjadi gerbang
NAND, NOR, XOR, dan XAND.
Tabel 4. Gerbang Logika Dasar
21
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
2. Field Programmable Gate Array (FPGA)
Field Programmable Gate Array (FPGA) Merupakan suatu Integrated

Circuit (IC) yang dibuat agar dapat diprogram sesuai dengan kebutuhan
pengguna. FPGA umumnya diprogram dengan menggunakan bahasa
pemrograman HDL (Hardware Domain Language). Didalam FPGA terdapat
komponen yang disebut dengan Logic Block. Block ini dapat diprogram
sesuai dengan kemauan user. Secara umum, FPGA Memiliki kelebihan
sebagai berikut :
1. Dikonfigurasi oleh end user
2. Kemampuan desain sistem yang dapat beroperasi pada frekuensi yang
semakin tinggi
3. Kemampuan meningkatkan integrasi sistem
4. Tidak memerlukan proses pabrikasi
5. Kemampuan software yang digunakan untuk perancangan
6. Kemampuan untuk menambahkan desain baru pada sistem di FPGA
yang sama pada saat yang berbeda
7. Dapat diprogram kembali bila terjadi bugs
Perkembangan FPGA pada saat ini berlangsung dengan cepat dan
dewasa ini terdapat bermacam-macam keluarga FPGA dengan kebutuhan
perancangan dan perangkat perancangan yang berbeda. Untuk mempermudah
pengguna, FPGA tidak hanya dapat diprogram dengan menggunakan HDL.
Design Schematic memungkinkan FPGA dapat diprogram oleh pengguna
yang kesulitan menggunakan HDL.
22
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 1. FPGA
FPGA pada dasarnya memiliki 3 komponen dasar dan utama yaitu

input/output block (IOB), configurable logic block (CLB), dan interkoneksi.
1. Configurable Logic Block (CLB)
CLB merupakan bagian FPGA yang dapat diprogram. Terdapat
beberapa komponen yang berada di dalam FPGA. Diantaranya
RAM, Flip-Flop, dan Multiplekser
2. Input/Output Block (IOB)
IOB berfungsi sebagai keluar masuknya sinyal input dan sinyal output.
IOB akan menyalurkan sinyal kedalam switch dan mengeluarkanya
kembali.
3. Interkoneksi
Interkoneksi merupakan saluran yang menghubungkan CLB dan IOB.
Hubungan antar komponen FPGA ini disebut lines. Terdapat beberapa
jenis koneksi yang digunakan pada FPGA yaitu short lines, routing , dan
23
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
long lines. Routing merupakan Interkoneksi (Jalur) yang melewati

sebuah CLB sebelum menuju matriks switch. Sedangkan long lines
merupakan saluran yang menghubungkan 2 CLB yang berjauhan dengan
menghilangkan matriks switch.
Gambar 2. Arsitektur FPGA

3. Software Quartus
A. Pengertian Software Quartus
Quartus merupakan sebuah software yang digunakan untuk membuat
simulasi rangkaian logika secara digital dengan memanfaatkan bahasa deskripsi
yaitu VHDL ataupun Verilog. Sebenarnya tidak hanya Quartus yang dapat
digunakan untuk membuat simulasi rangkaian logika digital, namun ada
beberapa software lain yang dapat digunakan, contohnya adalah Xilinx,
Multisim, Model-Sim dan sebagainya.
Quartus sendiri merupakan software yang dibuat oleh sebuah
perusahaan yang bernama Altera (dapat diakses www.altera.com untuk
infomasi lebih mendalam). Pada praktikum kali ini, software Quartus 2 versi
12.1 yang akan digunakan. Melalui Software Quartus ini, nantinya hasil
pengkodean dapat diload ke dalam FPGA agar dapat dilihat hasilnya secara fisik
atau real.
B. Interface Software Quartus
Berikut adalah interface dari quartus versi 12.1
24
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 3. Interface quartus
D. Langkah Praktikum
I. Membuat File dan Konfigurasi Awal

1. Buatlah dahulu folder pada desktop dengan format “KELOMPOK_(nomor
kelompok)”.
2. Setelah itu, klik icon Quartus pada desktop.
3. Lalu akan muncul tampilan awal dari Software Quartus seperti gambar
dibawah.
Gambar 4. Tampilan Awal Quartus
25
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Pilih menu Create a New Project (New Project Wizard) yang tertera pada
tampilan awal Quartus.
Gambar 5. Cara menggunakan Software Quartus
5. Setelah muncul panel pengantar (Introduction), klik (Next >).
Gambar 6. Panel pengantar
6. Selanjutnya, akan muncul panel baru seperti gambar di bawah ini.
26
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 7. New Project Wizard (1)
Kolom pertama adalah direktori untuk menyimpan file project yang akan
dikerjakan. Pilih folder yang telah dibuat sebelumnya dengan cara klik
tombol pada kolom pertama (ada di sebelah kanan kolom pertama)
kemudian carilah folder yang telah dibuat. Klik tombol open. Kolom
berikutnya diperuntukkan untuk nama project, ketikkan nama project yang
diinginkan. Namun perlu diingat bahwa KARAKTER AWAL DARI NAMA
PROJECT TIDAK BOLEH ANGKA. Pastikan kolom ketiga (top level
entity) terisi nama yang sama dengan kolom kedua. Lalu jika semua sudah
sesuai, kilk (Next >).
7. Lewati panel seperti di gambar dengan langsung menekan tombol (Next >).
27
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 8. Panel Add Files
8. Pada panel seperti gambar di bawah, pilih “Cyclone II” pada sub menu
“device family”,
28
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
9. Lalu pada sub menu “target device” pilih “Specific device selected in
‘available device’ list”
Gambar 9. Panel Family & Device Settings
10. Kemudian pilih device dengan nama “EP2C20F484C7”, setelah itu klik
(Next >).
11. Pada panel berikutnya, di sebelah kolom “Tool Type’ Simulation terdapat
kolom “Tool Name’. Cari dan pilih “ModelSim-Altera” pada “Tool Name”
tersebut dan pastikan pada kolom Format(s) sudah tertera VHDL. Lalu klik
(Next >).
29
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 10. EDA Tool Settings
12. Terakhir, klik finish.

II. Pembuatan Project
1. Selanjutnya, dimenu file, pilih New untuk mulai membuat lembar kerja. Tombol
new juga umumnya tertera pada toolbar, seperti gambar di bawah ini.
30
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
2. Pada jendela “New”, pilih Block Diagram/Schematic File, lalu klik OK.
Gambar 12. Tampilan Quartus
3. Untuk mulai memilih komponen, buka jendela Symbol Tools dengan mengklik
tombol dengan ikon gerbang AND.
4. Pada jendela Symbol Tools, double klik direktori libraries yang ada, lalu pilih primitives.
Mulailah memilih gerbang logika, komponen rangkaian, dan pin I/O pada folder yang
tersedia. Folder logic untuk gerbang logika, folder pin untuk pin I/O, dan folder storage
untuk flip flop.
5. Setelah memilih komponen, susun komponen-komponen tersebut di lembar kerja yang
disediakan agar menjadi rangkaian seperti gambar berikut.
31
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
• AND
• OR
• NAND
32
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
• XOR
Gambar 14. Rangkaian Skematik gerbang logika
6. Untuk penyambungan komponen, pilih Orthogonal Node Tool yang berfungsi

untuk penggambaran kabel.
7. Beri label pada port I/O dengan mengklik dua kali pada port I/O yang akan diubah
namanya kemudian ubah nama dari pin sesuai dengan gambar sebelumnya.
8. Lakukan kompilasi terhadap program dengan memilih ProcessingStart

Compilation.
9. Siapkan board FPGA Anda, pasang kabel catu daya dan kabel programmer pada
tempatnya masing-masing dan nyalakan board tersebut.
10. Untuk konfigurasi, klik ToolsProgrammer. Klik pada tombol Hardware setup.
Klik pada Add Hardware, untuk UP2 klik 2 kali pada ByteBlasterII dan klik Close.
Sedangkan untuk DE 1 klik 2 kali pada USB-Blaster (Jika tidak ada minta
bantuan asisten untuk menginstall).
11. Kemudian pada bagian Mode pilih JTAG.
12. Jika file yang telah dibuat tidak terlihat pada jendela utama programmer, klik Add
File dan carilah file yang telah dibuat kemudian klik Open.
13. Sorot nama file, lakukan checklist pada kolom “Program/Configure”, kemudian
klik tombol Start untuk memprogram FPGA.
III. Inisialisasi Pin Planner

1. Buka File .qpf dari skematik yang anda buat, melalui Open Recent Project atau
FileOpen
2. Click kanan Entity yang di tuju, pilih Locate-> Locate Pin Planner
33
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 15. Inisialisasi pin planner 1
3. Maka akan ada tampilan seperti dibawah ini
34
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Pada bagian table Location, pilih Pin yang akan di gunakan untuk Input dan
Output nya. Berikut Contoh Pin yang di gunakan :
INPUT :
OUTPUT :
5. Setelah diinputkan pin (sesuai yang diinginkan), tutup Pin Planner, lalu Save,
kemudian lakukan running dengan menekan menu Start Compilation ( )
35
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
MODUL I
PENGENALAN RANGKAIAN KOMBINASIONAL
A. Tujuan Praktikum
1. Mengenal dan memahami karakteristik gerbang logika dasar.
2. Mengenal dan memahami prinsip kerja decoder, encoder, adder, dan multiplexer.
3. Mengetahui dan dapat mengaplikasikan konsep perancangan rangkaian decoder.
3. FPGA Cyclone II
C. Rangkaian Kombinasional
Rangkaian Kombinasional adalah rangkaian yang terdiri dari rangkain gerbang logika
yang kondisi keluarannya(output) hanya tergantung oleh kondisi masukan (input) saat itu dan
tidak tergantung pada kondisi output sebelumnya. Rangkaian kombinasional melakukan
operasi yang dapat ditentukan secara logika dengan memakai sebuah fungsi boolean.
Rangkaian kombinasional tidak memiliki memori sebagai media penyimpanan,
seperti: decoder, priority encoder, multiplexer, adder, subtractor, multiplier, divider dan lain
sebagainya.
Gambar 18. Rangkaian Kombinasional

Kegunaan Rangkaian Kombinasional
Untuk beberapa keperluan pembuatan peralatan elektronik yang membutuhkan
rangkaian kombinasional dengan sifat tertentu. Misalnya multiplexer yang dapat memilih
bit select untuk memilih input yang akan diteruskan ke output, sehingga multiplexer
banyak digunakan pada perangkat telekomunikasi.
1. Decoder
36
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Rangkaian decoder merupakan rangkaian kombinasional yang berfungsi untuk

mendekode informasi (data) yang terkode. Salah satu contoh decoder adalah binary decoder.
Karakteristik Binary Decoder :
▪ Mempunyai N masukan data dan 2Nkeluaran
mis: binary decoder 3 masukan mempunyai 8 jalur keluaran
▪ Hanya satu keluaran yang diaktifkan dalam satu waktu (one-hot encoded)
o Assert : ke nilai ‘1’ (logika positif/output active-high) atau ‘0’ (logika
negatif/output active-low)
o Tiap keluaran diaktifkan oleh satu kombinasi nilai masukan
▪ Masukan ENABLE (En) digunakan untuk mematikan keluaran
Asumsi keluaran active-high, enable active-high:
o Jika En=0, tidak ada keluaran decoder yang di-assert (diaktifkan)
o Jika En=1, satu keluaran di-assert (diaktifkan) sesuai kombinasi masukan
Gambar 19. N to 2n binary decoder
Tabel 5. Tabel kebenaran 2 to 4 binary decoder dengan enable active-high dan output active-high
Berdasarkan table diatas dapat kita buat persamaan, dimana :

Y0 = En w1’ w0’
37
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Y1 = En w1’ w0
Y2 = En w1 w0’
Y3 = En w1 w0
Dari persamaan di atas dapat dibuat rangkaian kombinasional :
Gambar 20. Logic Circuit 2 to 4 Decoder

2. Aplikasi decoder Pada 7 Segment
Contoh lain dari decoder adalah BCD-to-7-Segment decoder. Dekoder tersebut dapat
merubah BCD digit pada input menjadi informasi (7 bit) yang sesuai untuk mengaktifkan digit-
oriented display atau 7-segment. BCD-to-7-Segment dekoder dapat diimplementasikan menjadi
driver seven segment.
Gambar 21. Decoder 7 Segment
38
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tabel 6. Tabel Kebenaran Decoder 7 Segment

- ‘1‘ = Menyala
- ‘0’ = Mati
Gambar 22. Logic Circuit Decoder 7 Segment
Gambar 23. Display Decoder 7 Segment
39
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
3. Encoder
Encoder memiliki fungsi kebalikan dari decoder, yaitu merubah informasi ke kode
tertentu. Salah satu contohnya Binary Encoder yang merubah satu input yang aktif menjadi
kombinasi output unik untuk setiap input. Binary Encoder hanya bias melayani 1 input aktif.
Tabel 7. Tabel Kebenaran 4-to-2 Binary Encoder
Gambar 24. Rangkaian Logika 4-to-2 Binary Encoder
Bagaimana jika terjadi 2 atau lebih input aktif? Binary Encoder akan menghasilkan code
yang tidak sesuai, karena kondisi input seperti itu bernilai don’t care. Seperti saat w2 dan w1
aktif bersamaan, output y1 y0 akan bernilai “11”. Untuk mengakali kemungkinan 2 atau lebih
input aktif, kita gunakan prioritas. Input yang akan di-encoding adalah input aktif dengan
prioritas paling tinggi.
Tabel 8. Tabel Kebenaran 4-to-2 Binary Encoder with Priority
Fungsi Output
40
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Dengan prioritas input, saat w2 dan w1 aktif bersamaan, w2 akan di-encoding menjadi
y1 y0 bernilai “10”. Z adalah sinyal yang menunjukkan bahwa minimal 1 input aktif.
4. Multiplexer
Multiplexer adalah suatu rangkaian kombinasional yang fungsinya untuk memilih salah
satu dari 2n bit sinyal input untuk diteruskan ke satu jalur output. Multiplexer disebut juga sebagai
data selector, karena memiliki bit select sebanyak n yang berfungsi untuk memilih data dan
sebagai pengontrol input. Multiplexer ini banyak digunakan dalam bidang telekomunikasi.
Contoh implementasi multiplexer:
Multiplexer 4-to-1
Simbol mux 4-to-1 Tabel kebenaran
Gambar 25. Rangkaian Logika mux 4-to-1
41
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
5. Half Adder dan Full Adder

Kedua rangkaian ini merupakan contoh rangkaian aritmatika dasar yang sama-
sama berfungsi menjumlahkan bilangan. Half Adder merupakan rangkaian yang
menjumlahkan 2 bilangan yang masing-masing selebar 1 bit dan menghasilkan 1
bilangan selebar 2 bit, sedangkan Full Adder menjumlahkan 3 bilangan selebar 1 bit dan
tetap menghasilkan 1 bilangan selebar 2 bit. Seperti penjumlahan bilangan satuan yang
menghasilkan bilangan puluhan.
a. Half Adder
Tabel 9. Tabel Kebenaran Half Adder

INPUT OUTPUT
A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Gambar 26. Rangkaian Logika Half Adder

Dari tabel kebenaran diatas, dapat disederhanakan bahwa Sum dan Carry
berasal dari dua persamaan berikut :
S=A B C=A.B
b. Full Adder
Pada Full Adder, rangkaian dapat bekerja dengan menampung carry
sebelumnya sehingga inputnya ada 3, yaitu A, B, dan Cin.
INPUT OUTPUT
A B Cin Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
Tabel 10. Tabel Kebenaran Full Adder
42
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 27. Rangkaian Logika Full Adder

S=A B Cin Cout = ((A B) .Cin) + (A . B) = (A . B) +
(B .Cin) + (Cin . A)
Jika diperhatikan, operasi pada full adder dapat direpresentasikan dengan

menggunakan half adder sesuai dengan gambar berikut :
Gambar 28. Rangkaian Logika Full Adder dengan Half Adder
Sedangkan untuk operasi penjumlahan bilangan dengan lebar data lebih dari
satu bit dibutuhkan sebuah rangkaian Full Adder Parallel. Full Adder Parallel
tersusun atas rangkaian Full Adder sebanyak n yang menjumlahkan 2 bilangan
selebar n bit dan menghasilkan 1 bilangan selebar n+1 bit. Seperti penjumlahan
bilangan ratusan yang menghasilkan bilangan ribuan. Rangkaian ini mempunyai
prinsip menggunakan cout pada perhitungan bit sebelumnya menjadi cin.
43
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 29. Rangkaian Logika Full Adder Parallel
6. Half Subtractordan Full Subtractor

Kedua rangkaian ini melakukan operasi pengurangan biner. Half
subtractor untuk pengurangan 2 bilangan selebar 1 bit menghasilkan sebuah
bilangan selebar 2 bit, sedangkan full subtractor untuk pengurangan 3 bilangan
selebar 1 bit menghasilkan sebuah bilangan selebar 2 bit. Dalam halini, Full
Subtractor dapat terdiridari 2 Half Subtractor.
a. Half Subtractor
Tabel 11. Tabel Kebenaran Half Subtractor

INPUT OUTPUT
A B Bout D
0 0 0 0
0 1 1 1
1 0 0 1
1 1 0 0
Gambar 30. Rangkaian Logika Half Subtractor
D=A B Bout = A̅̅ . B = A – B
b. Full Subtractor
44
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
INPUT OUTPUT
A B Bin Bout D
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
Tabel 12. Tabel Kebenaran Full Subtractor
Gambar 31. Rangkaian Logika Full Subtractor
D=A B Bin C = ((A B)’ . Bin) + (A̅̅ . B)

Seperti halnya pada full adder 1 bit yang terdiri dari 2 buah half adder, pada rangkaian full
subtractor 1 bit juga terdiri dari 2 buah half subtractor.
45
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
kelompok)”.
dibawah.
46
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
47
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
48
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
49
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
(Next >).
(Next >).
50
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

51
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Pada jendela Symbol Tools, double klik direktori libraries yang ada, lalu pilih
primitives. Mulailah memilih gerbang logika, komponen rangkaian, dan pin I/O
pada folder yang tersedia. Folder logic untuk gerbang logika, folder pin untuk pin
I/O, dan folder storage untuk flip flop.
52
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
5. Setelah memilih komponen, susun komponen-komponen tersebut di lembar kerja

yang disediakan agar menjadi rangkaian seperti gambar berikut.
Gambar 42. Rangkaian Skematik decoder

Compilation.

FileOpen
53
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

54
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Pada bagian table Location, pilih Pin yang akan di gunakan untuk Input dan Output
nya. Berikut Contoh Pin yang di gunakan :
INPUT :
OUTPUT :
55
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
VI. Membuat Timing Diagram
1. Pastikan file skematik yang telah dibuat telah di run sebelumnya dengan mengklik
tombol Run Compilation dan tidak terdapat error.
2. Setelah itu klik file > new.
Gambar 46. Membuat timing diagram
3. Lalu, akan muncul jendela seperti gambar di bawah ini. Selanjutnya, pilih University
Program WMF
Gambar 47. Membuat timing diagram 2
56
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Setelah itu, akan muncul jendela sebagai berikut
5. Pada Menu Edit, pilih Insert > Insert Node or Bus...
6. Setelah jendela seperti dibawah ini terbuka, pilih Node Finder...
57
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
7. Pada jendela Node Finder, klik pada List.
8. Selanjutnya akan otomatis ditampilkan Enable, Input dan Output dari rangkaian.
Setelah itu klik tombol .
58
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Sehingga data akan tersalin ke tabel Selected Nodes seperti gambar berikut. Lalu klik
OK.
59
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
9. Selanjutnya, ketika muncul kotak dialog seperti gambar dibawah, klik OK.
10. Lalu, akan muncul diagram sebagai berikut.
11. Untuk mengeset diagram, pilih menu Edit > Set End Time.
60
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
12. Kemudian akan muncul kotak dialog sebagai berikut. Ubah End Time menjadi 200
dengan satuan ns. Lalu, klik OK.
13. Mulai membuat diagram dengan mengklik pada Enable dengan mengganti nilai nya
menjadi high dengan cara mengklik lalu klik pada tombol .
61
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tampilan akhir pada bagian Enable akan menjadi seperti gambar berikut.
14. Pada Input lainnya, ubah nilai dengan cara mengubah periode pada clock. Hal ini
dilakukan dengan mengklik input, lalu klik tombol .
62
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
15. Setelah muncul kotak dialog seperti di bawah ini, ubah Period menjadi sesuai yang
Anda inginkan, pada tutorial ini, akan diisi 20 dengan satuan ns. Akhiri dengan
mengklik OK.
16. Ulangi langkah 14 dan 15 pada input dari rangkaian skematik lainnya. Ubah periode sesuai yang
Anda inginkan. Sehingga, rancangan timing diagram akan menjadi seperti ini.
17. Lakukan running timing diagram untuk mendapatkan timing diagram yang diinginkan dengan
mengklik tombol .
63
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
18. Setelah proses running selesai, timing diagram akan otomatis ditampilkan.
64
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
MODUL II
FLIP-FLOP
A. Tujuan praktikum
1. Memahami karakteristik dan fungsi dari rangkaian flip-flop.
2. Memahami perubahan keluaran terhadap masukan pada rangkaian flip-flop.
3. FPGA Cyclone II
C. Flip-Flop
Flip-flop adalah rangkaian logika yang digunakan untuk menyimpan satu bit secara
semi permanen sampai ada suatu perintah untuk menghapus atau mengganti isi dari bit yang
disimpan. Flip-flop bekerja berdasarkan control dari sinyal clock. Prinsip dasar dari flip-flop
adalah suatu komponen elektronika dasar seperti transistor, resistor dan dioda yang di
rangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensial.
Flip-flop merupakan bentuk dasar dari rangkaian logika sekuensial. Pada dasarnya
flip-flop berasal dari basic cell NAND atau basic cell NOR, yang sering disebut RS-flip-
flop (SET RESET flip-flop). Berikut gambar rangkaian, dan table kebenaran dari RS flip-flop:
INPUT OUTPUT
COMMENT
S R Q Q̅
0 0 NC NC No Chance, Hold
0 1 0 1 Reset
1 0 1 0 Set
1 1 0 0 Invalid Condition
INPUT OUTPUT
COMMENT
S R Q Q̅
1 1 NC NC No Chance, Hold
0 1 1 0 Set
1 0 0 1 Reset
0 0 1 1 Invalid Condition
Gambar 64. Tabel Kebenaran dan Rangkaian Logika RS Flip FLop
65
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tidak seperti gerbang logika, flip-flop mempunyai dua keluaran komplementer.

Keluaran tersebut diberi lambang Q dan 𝑄̅ .Keluaran Q merupakan keluaran normal dan
paling sering digunakan pada kondisi normal dan 𝑄̅ merupakan komplemen dari Q.
Tabel 13. Mode Operasi Flip – Flop

Qt → Qt+1 Mode Operasi
0 → 0
Reset
1 → 0
0 → 1
Set
1 → 1
0 → 1
Toggle
1 → 0
0 → 0
Hold
1 → 1
14. Macam-macam Flip – Flop

a. Data Flip – Flop (D – FF)
D-FF adalah sebuah flip-flop yang memiliki satu data input dimana operasidari
flip-flop ini dikontrol oleh sebuah sinyal clock, sehingga saat clock aktif terus tanpa
mengalami perubahan logic level maka noise logic dapat terkunci dan diteruskan ke
output next state. D-FF disusun dengan menambahkan gerbang NOT antara masukkan
S dan R.
Gambar 65. D-FF

Ket : Qtadalah present state, atau kondisi flip-flop sebelum clock aktif.
Qt+1adalah next state, atau kondisi flip-flop setelah clock aktif.
66
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
b. Universal Flip – Flop (JK – FF)

JK-FF memliki dua input yang mempengaruhi keluaran. Operasi flip-flop JK
sama dengan operasi flip-flop SR, kecuali pada masukkan, JK diperbolehkan kondisi
J=K=1. Bila kondisi seperti itu maka keadaan Q akan berubah tanpa memperhatikan
keadaan Q sebelum ada detak. Sifat master slave terlihat pada output table operasi yang
selalu sama dengan masternya (J ).
Gambar 66. JK-FF

c. Toggle Flip – Flop (T – FF)
T-FF mempunyai sifat “Toggle”, artinya saat input T = 1 maka output =
complement output sebelum clock aktif. karena output selalu berlawanan dengan kondisi
awalnya, sehingga saat Clock aktif terus dan input T=1 maka output akanberosilasi.
Tabel Operasi Tabel Transisi

Qt → Qt+1 T
T Q
0 Hold 0 → 0 0
1 Toggle 0 → 1 1
1 → 0 1
1 → 1 0
Gambar 67. T-FF

d. Set Reset Flip Flop (RS – FF)
67
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
RS Flip-flop yaitu rangkaian Flip-Flop yang mempunyai 2 output. Nilai output

yang keluar selalu berlawanan satu dengan yang lain. Flip-Flop ini memilik 2 input yaitu
R (Reset) dan S (Set).
Blok Diagram
Clock
Tabel Operasi Tabel Eksitasi

S R Qt+1
0 0 Hold
0 1 Reset
1 0 Set
1 1 Not Available
Gambar 68. RS-FF
15. Merancang Flip – Flop dari Flip – Flop Lain

Suatu Flip–Flop dengan karakteristik yang tidak umum, tetap dapat diimplementasikan
dalam rangkaian.Flip-flop tersebut dibuat dengan memanfaatkan flip-flop yang ada.
Langkah-langkah perancangan Flip-flop dari flip-flop lain adalah sebagai berikut:
Misal : Merancang T-FF dari JK-FF
a. Buatlah tabel operasi T – FF
T Q
0 Hold
1 Toggle
b. Definisikan mode operasi pada T – FF

T Q
0 Hold
1 Toggle
c. Bandingkan dengan tabel operasi JK – FF dengan mode operasi yang sama
68
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
J K Q
T Q Q T J K
0 Hold 0 0 Hold Hold 0 0 0
1 Toggle 0 1 Reset Toggle 1 1 1
1 0 Set
1 1 Toggle
Dari tabel persamaan mode operasi antara T – FF dan JK – FF di atas, didapatkan
persamaan sebagai berikut :
T=J
T=K
d. Buatlah rangkaian penggantinya
Gambar 69. Rangkaian Logika JK-FF dari T-FF
16. Clock
Clock adalah sinyal pewaktu yang akan memicu rangkaian untuk aktif. Kondisi
clock yang memicu rangkaian dibagi 4, yaitu:
a. Rising Edge Trigger (RET)
Clock akan aktif saat terjadi transisi dari bit 0 ke bit 1 (0 → 1)
b. Falling Edge Trigger (FET)
Clock akan aktif saat terjadi transisi dari bit 1 ke bit 0 (1 → 0).
c. Positive Pulse Trigger (PPT)
Kondisiaktif clock dibaca saat rising (0 → 1), tapi ditulis saat falling (1 → 0).
d. Negative Pulse Trigger (NPT)
Kondisiaktif clock dibaca saat falling (1 → 0), tapi ditulis saat rising (0 → 1).
69
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 70. Jenis Jenis Clock
kelompok)”.
dibawah.
70
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 71 . Tampilan Awal Quartus
71
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
72
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
73
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
(Next >).
(Next >).
74
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

75
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
76
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

• D-FF
Gambar 81. Rangkaian Skematik D-FF

• JK-FF
Gambar 82. Rangkaian Skematik JK-FF
77
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Compilation.

FileOpen

78
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
INPUT :
OUTPUT :
79
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
VI. Membuat Timing Diagram

1. Pastikan file skematik yang telah dibuat telah di run sebelumnya dengan
mengklik tombol Run Compilation dan tidak terdapat error.
80
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

3. Lalu, akan muncul jendela seperti gambar di bawah ini. Selanjutnya, pilih
University Program WMF
81
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
82
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
83
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
OK.
84
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
85
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
28. Mulai membuat diagram dengan mengklik pada Enable dengan mengganti nilai nya
86
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tampilan akhir pada bagian Enable akan menjadi seperti gambar berikut.
87
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
mengklik OK.
31. Ulangi langkah 14 dan 15 pada input dari rangkaian skematik lainnya. Ubah periode sesuai yang
Anda inginkan. Sehingga, rancangan timing diagram akan menjadi seperti ini.
mengklik tombol .
88
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
89
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
MODUL III
RANGKAIAN SEKUENSIAL
A. Tujuan Praktikum
1. Mengetahui definisi, fungsi, dan pengaplikasian rangkaian sekuensial.
2. Mempelajari karakteristik komponen Counter, Shift Register, dan Detektor Sekuensial
3. Merancang rangkaian logika jenis Counter dan Shift Register.
4. Mempelajari perancangan Counter dan Detektor Sekuensial.
2. Software Quartus II version 12.1
3. FPGA Cylone II
C. Rangkaian Sekuensial
Rangkaian sekuensial adalah rangkaian logika yang outputnya dipengaruhi oleh input
saat ini dan output sebelumnya. Rangkaian sekuensial dapat dikatakan pula sebagai
rangkaian logika yang bekerja berdasarkan urutan waktu.
Gambar 104. Rangkain Sekuensial
Seperti dilihat dari gambar rangkaian di atas, ciri dari sistem rangkaian logika
sekuensial adalah adanya jalur umpan balik (feedback). Adapun contoh dari rangkaian
sekuensial yaitu flip flop, counter, register, dan detector sekuensial.
1. Counter
Counter disebut juga pencacah atau penghitung adalah rangkaian logika sekuensial
yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan.
Counter digunakan untuk berbagai operasi aritmatika, pembagi frekuensi, pengitung jarak
(odometer), penghitung kecepatan (speedometer), dan sebagaianya.
Counter tersusun atas sederetan flipflop yang dapat menghitung pulsa yang masuk
sesuai rancangan. Counter digital mempunyai karakteristik penting yaitu sebagai berikut:
90
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
a. Jumlah hitungan maksimum (modulus N-counter).

b. Menghitung ke-atas atau ke-bawah (up atau down - counter).
c. Operasi asinkron atau sinkron.
d. Bergerak bebas atau berhenti sendiri.
Dilihat dari arah cacahan rangkaian pencacah dibedakan atas pencacah naik (Up
Counter) dan pencacah turun (Down Counter). Pencacah naik melakukan cacahan dari kecil
ke arah besar, kemudian kembali ke cacahan awal secara otomatis. Sedangkan pada pencacah
turun, pencacahan dilakukan dari besar ke arah kecil hingga cacahan terakhir kemudian
kembali ke cacahan awal.
Secara global terdapat 2 jenis Counter yang ada, yaitu Asinkronous Counter dan
Sinkronous Counter. Perbedaan kedua jenis counter tersebut adalah pada jenis pemicunya.
Pada Asinkronous Counter atau disebut juga Ripple Through Counter atau Counter Serial
(Serial Counter) minimal ada salah satu flip-flop yang clock-nya dipicu oleh keluaran flip-
flop lain atau dari sumber clock lain, yang mana artinya flip-flop tersebut disusun secara seri.
Sedangkan pada Counter Sinkron, output flip-flop yang digunakan bergantian secara
serempak. Hal ini disebabkan karena pemicuan flip-flop dilakukan serentak (dipicu oleh satu
sumber clock). Oleh karena itu Counter Sinkron dapat pula disebut sebagai Counter paralel
(Parallel Counter) karena flip-flopnya disusun secara paralel.
Gambar 105. Serial Counter dan Parallel Counter
Contoh Perancangan Counter Up-Down 2-bit D-FF
91
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
1)Buat Diagram State Counter 2-Bit yang dirancang
Gambar 106. Counter 2 bit
2)Buat Table State

Tabel 14. Tabel State Counter 2 bit
3)Tentukan persamaan logika D0 dan D1 dengan K-MAP
Gambar 107. K-Map Counter 2 bit
4)Buat Rangkaian Counter tersebut
Gambar 108. Rangkaian Counter 2 bit

2. Shift Register
92
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Register merupakan sekelompok flip-flop yang dapat menyimpan dan menggeser data
yang terdiri dari bit majemuk. Register dengan n flip-flop mampu menyimpan sebesar n bit.
Ada dua cara untuk menyimpan dan membaca data ke dalam register, yaitu seri dan paralel.
Dalam operasi paralel, penyimpanan atau pembacaan dilakukan secara serentak oleh semua
tingkat register dan hanya membutuhkan 1 clock saja untuk menyimpan atau membaca semua
data. Sedangkan untuk operasi seri, diterapkan secara sequential bit demi bit sampai semua
tingkat register terpenuhi dan jumlah clock tergantung pada jumlah data yang akan disimpan.
Ada 4 mode operasi register :
a. Serial In Serial Out (SISO)
Pada mode ini, data masuk dan keluar secara seri (berurutan).
∑. 𝑐𝑙𝑜𝑐𝑘 = 2 𝑥 𝑗𝑢𝑚𝑙𝑎ℎ 𝑏𝑖𝑡
Contoh :
Gambar 109. SISO
b. Serial In Parallel Out (SIPO)

Pada mode ini, data masuk secara seri (berurutan) dan keluar secara paralel
(serentak).
∑. 𝑐𝑙𝑜𝑐𝑘 = 𝐽𝑢𝑚𝑙𝑎ℎ 𝑏𝑖𝑡 + 1
Contoh :
Gambar 110. SIPO

c. Parallel In Serial Out (PISO)
Pada mode ini, data masuk secara paralel (serentak) dan keluar secara seri
(berurutan).
∑. 𝑐𝑙𝑜𝑐𝑘 = 𝐽𝑢𝑚𝑙𝑎ℎ 𝑏𝑖𝑡 + 1
Contoh :
93
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 111. PISO

d. Parallel In Parallel Out (PIPO)
Pada mode ini, data masuk dan keluar secara paralel (serentak).
∑. 𝑐𝑙𝑜𝑐𝑘 = 2
Contoh :
Gambar 112. PIPO
Gambar 113. Shift Register
94
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
3. Detektor Sekuensial
Detektor sekuensial merupakan suatu jenis rangkaian sekuensial yang dapat
mendeteksi urutan bit dengan pola tertentu dari rangkaian data yang diinputkan. Jika data yang
dideteksi sesuai dengan pola yang diinginkan, maka output akan mengeluarkan suatu harga
tertentu.
Ada 2 model dalam perancangan rangkaian detektor sekuensial, yaitu model moore dan
model mealy. Perbedaan antara keduanya adalah pada jumlah state dan variable pembentuk
outputnya:
a. Model Mealy
Model Mealy → Jumlah State = Jumlah Bit
Contoh : Perancangan detektor sekuensial dengan urutan bit 001 menggunakan model
mealy. Flip – flop yang digunakan adalah D – FF.
Untuk mendeteksi urutan 001 ada 3 state yang dilewati yaitu :
• State A , yaitu ketika detektor belum mendeteksi apa-apa
• State B , yaitu ketika detektor mendeteksi 0
• State C , yaitu ketika detektor mendeteksi 0 0
Lalu nilai keluaran Z akan bernilai 1 ketika detektor berada pada state C dan mendapat
input bernilai 1 sehingga detektor mendeteksi 001, lalu dapat dibuat diagram state nya
seperti dibawah ini :
Gambar 114. Diagram State Mealey
Dari diagram state diatas lalu kita buat tabel state-nya.
95
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tabel 15. Tabel State Mealey a
NS Z
PS
X=0 X= X=0 X =
1 1
A B A 0 0
B C A 0 0
C C A 0 1
Kondisi state dapat direpresentasikan sebagai berikut :
A = 00
B = 01
C = 11
Maka, tabel state akan menjadi seperti ini :
Tabel 16. Tabel State Mealey b

NS Z
PS
X=0 X=1 X=0 X =1
00 01 00 0 0
01 11 00 0 0
11 11 00 0 1
Untuk mencari nilai input pada rangkaian detector (input masing – masing flip – flop),
dibutuhkan tabel transisi sesuai flip – flop yang digunakan, karena pada contoh ini
memakai D – FF, maka yang digunakan adalah tabel transisi milik D – FF.
Tabel 17. Tabel Transisi D-FF

Qt → Qt+1 D
0 → 0 0
0 → 1 1
1 → 0 0
1 → 1 1
Dengan melihat kondisi present state (PS) dan next state (NS) lalu dihubungkan dengan
tabel transisi, maka diperoleh tabel eksitasi sebagai berikut :
96
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tabel 18. Tabel Eksitasi Mealey

NS D Z
PS
X=0 X=1 X=0 X=1
X= X =
Q1 Q2 Q1 Q2 Q1 Q2 D1 D2 D1 D2 0 1
0 0 0 1 0 0 0 1 0 0 0 0
0 1 1 1 0 0 1 1 0 0 0 0
1 1 1 1 0 0 1 1 0 0 0 1
Dengan melihat tabel eksitasi, kita dapat mencari persamaan input di masing – masing
flip – flop, karena pada rangkaian detektor sekuensial yang kita buat ini menggunakan 2
flip – flop, maka ada 2 persamaan input dan sebuah persamaan output.
Gambar 115. K-Map Mealey

Dengan menggunakan persamaan input dan output yang telah didapat, maka akan didapat
gambar rangkaian sekuensialnya.
b. Model Moore
Model Moore → Jumlah State = Jumlah Bit + 1
Contoh : Perancangan detektor sekuensial dengan urutan bit 001 menggunakan model
moore. Flip – flop yang digunakan adalah D – FF.
Untuk mendeteksi urutan 001 ada 4 state yang dilewati yaitu :
• State A , yaitu ketika detektor belum mendeteksi apa-apa
• State B , yaitu ketika detektor mendeteksi 0 dengan nilai output 0
• State C , yaitu ketika detektor mendeteksi 0 0 dengan nilai output 0
• State D , yaitu ketika detektor mendeteksi 0 0 1 dengan nilai output 1
Nilai output telah didefinisikan pada masing – masing state, maka bentuk diagram
statenya adalah :
97
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 116. Diagram State Moore

Dari diagram state diatas lalu kita buat tabel state-nya.
Tabel 19. Tabel State Moore a
NS
PS X=0 X= Z
1
A B A 0
B C A 0
C C D 0
D B A 1
Kondisi state dapat direpresentasikan sebagai berikut :
A = 00
B = 01
C = 11
D = 10
Maka, tabel state akan menjadi seperti ini :
Tabel 20. Tabel State Moore b

NS
PS Z
X=0 X=1
00 01 00 0
01 11 00 0
11 11 10 0
10 01 00 1
98
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Untuk mencari nilai input pada rangkaian detector (input masing – masing flip – flop),
dibutuhkan tabel transisi sesuai flip – flop yang digunakan, karena pada contoh ini
memakai D – FF, maka yang digunakan adalah tabel transisi milik D – FF.
Tabel 21. Tabel Transisi

Qt → Qt+1 D
0 → 0 0
0 → 1 1
1 → 0 0
1 → 1 1
Dengan melihat kondisi present state (PS) dan next state (NS) lalu dihubungkan dengan
tabel transisi, maka diperoleh tabel eksitasi sebagai berikut :
Tabel 22. Tabel Eksitasi Moore

NS D
PS
X=0 X=1 X=0 X=1 Z
Q1 Q2 Q1 Q2 Q1 Q2 D1 D2 D1 D2
0 0 0 1 0 0 0 1 0 0 0
0 1 1 1 0 0 1 1 0 0 0
1 1 1 1 1 0 1 1 1 0 0
1 0 0 1 0 0 0 1 0 0 1
Dengan melihat tabel eksitasi, kita dapat mencari persamaan input di masing –
masing flip – flop, karena pada rangkaian detektor sekuensial yang kita buat ini
menggunakan 2 flip – flop, maka ada 2 persamaan input dan sebuah persamaan
output.
99
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 117. K-Map Moore

Dengan menggunakan persamaan input dan output yang telah didapat, maka akan didapat
gambar rangkaian sekuensialnya.
kelompok)”.
dibawah.
100
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 118 . Tampilan Awal Quartus
101
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
102
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
7. Lewati panel seperti di gambar dengan langsung menekan tombol (Next
>).
103
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
(Next >).
(Next >).
104
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

105
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
106
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

• SISO dengan menggunakan D-FF
Gambar 128. Rangkaian Skematik SISO menggunakan D-FF
• Counter Up Modulo 4 menggunakan T-FF
Gambar 129. Rangkaian Skematik Counter Up menggunakan T-FF
107
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
• Counter Down Modulo 4 menggunakan JK-FF
Gambar 130. Rangkaian Skematik Counter Down menggunakan JK-FF

Compilation.

FileOpen
108
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
109
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
INPUT :
OUTPUT :
110
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
MODUL IV
VHDL (VHSIC Hardware Description Language)
A. Tujuan Praktikum
1. Memperkenalkan penggunaan VHDL dalam perancangan rangkaian digital.
2. Mempelajari penggunaan susunan dasar program VHDL.
3. Mempelajari penggunaan component dan process pada VHDL.
4. Memperkenalkan FPGA untuk realisasi rangkaian digital yang didesain
menggunakan VHDL berupa rangkaian kombinasional 7 segment.
5. Memperkenalkan FPGA untuk realisasi rangkaian digital yang didesain
menggunakan VHDL berupa rangkaian clock divider
3. FPGA Cyclone II
C. Pengertian VHDL
VHDL adalah sebuah bahasa pemograman VHSIC (Very High Speed
Intregated Circuit) yang dikembangkan oleh IEEE (Institute of Electrical and
Electronic Engineering ). VHDL adalah termasuk bahasa pemodelan yang digunakan
untuk merancang atau memodelkan rangkaian digital.
Dua aplikasi utama dari VHDL adalah pada FPGA (Field Programmable
Gate Arrays) dan ASIC (Aplication Specific Integrated Circuits). Namun yang akan
kita gunakan dalam praktikum Tekdig adalah pengaplikasian pada FPGA. Ketika code
VHDL telah ditulis, kita bisa mengimplementasikan rangkaian yang telah kita buat
melalui FPGA atau langsung dipabrikasi menjadi ASIC chip.
VHDL berbeda dengan program computer pada umumnya yang berjalan
sequential (berurut), statement yang ada dieksekusi secara pararel (bersamaan).
Karena itu VHDL biasanya disebut sebagai code dibandingkan program.
Susunan dasar program VHDL
111
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 134. Susunan dasar program VHDL
1. LIBRARY
Library merupakan kumpulan parts atau bagian yang sering digunakan pada saat
pengkodean. Parts yang berada dalam satu Library dapat digunakan kembali atau
bersamaan dengan desain yang lain..
LIBRARY nama_library;
USE nama_library.package_name.package_parts;
2. ENTITY
Entity adalah daftar spesifikasi dari semua pin (port) input dan output dari sebuh
sirkuit
ENTITY nama_entity IS
PORT (
nama_port :mode_sinyaltipe_sinyal;
nama_port :mode_sinyaltipe_sinyal;
...);
END nama_entity;
3. ARCHITECTURE
Architecture mendeskripsikikan bagaimana pola kerja dari suatu sirkuit
ARCHITECTURE myarch OF nand_gate IS
BEGIN
x <= a NAND b;
END myarch;
D. Component pada VHDL

Component merupakan salah satu bagian kode yang konvensional (seperti library, entity,
112
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
dan architecture). Namun, dengan mendeklarasikan sebagian kode sebagai Component,

maka bagian tersebut dapat digunakan pada rangkaian lainya, sehingga kita bisa
mengkontruksi suatu desain hirarki.
Component juga merupakan suatu cara untuk mempartisi kode dan untuk penggunaan
kembali. Misalnya, rangkaian yang sering digunakan seperti flip-flop, multiplexer, adder,
gerbang dasar dan lainya dapat disimpan di library. Sehingga, projek dapat menggunakanya
tanpa harus menulis ulang kode-nya secara lengkap.
COMPONENT declaration:
COMPONENT
component_name IS PORT (
port_name
:signal_modesignal_type;
port_name
:signal_modesignal_type; ...);
END COMPONENT;
COMPONENT instantiation:
label: component_name PORT MAP (port_list);
E. Process
Seperti yang telah dijelaskan pada modul sebelumnya, pada VHDL terdapat susunan dasar
program VHDL yaitu Library, Entity dan Architecture. Process merupakan bagian dari
suatu Architecture. Di dalam suatu architecture bisa terdapat satu atau lebih proses yang
saling independen ataupun berhubungan.
Contoh dari suatu proses:
architecture (nama_architecture) of (nama_entity) is
signal nama_signal : tipe;
begin
proses1 : process
begin
...
end process;
proses2 : process
begin
113
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
...
end process;
end (nama_architecture);
F. Langkah Praktikum
kelompok)”.
dibawah.
114
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
115
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
>).
116
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
117
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
(Next >).
(Next >).
118
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

119
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
2. Pada jendela “New”, pilih pilih “VHDL File” lalu klik OK
Gambar 143. Cara Membuat Lembar Kerja pada Software Quartus 2
3. Tampilan lembar kerja quartus
120
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Rancang VHDL seperti di bawah ini:

• Berikut VHDL Full adder dengan component:
library IEEE;
use IEEE.std_logic_1164.all;
entity kombinasional2 is
port (a,b,cin: in std_logic;
s,c : out std_logic);
end kombinasional2;
architecture bhv of kombinasional2 is

component and_gate0
port(a,b,cin: in std_logic;
end component;
begin
fulladder: and_gate0 port map (a,b,cin,s,c);
end bhv;
library IEEE;
use IEEE.std_logic_1164.all;
entity and_gate0 is
port (a,b,cin: in std_logic;
end and_gate0;
architecture fungsi of and_gate0 is

begin
s <= a xor b xor cin;
c <= ((a xor b) and cin) or (a and b);
end fungsi;
121
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
• Berikut program VHDL Shift Register 4-bit dengan Process :

Library ieee;
Use ieee.std_logic_1164.all;
Entity shift4 is
Port(w ,clock : in std_logic;
Q:out std_logic_vector(1 to 4));
end shift4;
Architecture behavior of shift4 is
signal sreg : std_logic_vector(1 to 4);
begin
Process(clock)
begin
if clock 'event and clock = '1' then
sreg(4) <= w;
sreg(3) <= sreg(4);
sreg(2) <= sreg(3);
sreg(1) <= sreg(2);
end if;
end process;
Q <=sreg;
End behavior;
1. Buka file koding yang anda buat, melalui Open Recent Project atau FileOpen
122
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

123
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Pada bagian table Location, pilih Pin yang akan di gunakan untuk Input dan
Output nya. Berikut Contoh Pin yang di gunakan :
INPUT :
OUTPUT :
124
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
IV. Menampilkan RTL Viewer

1. Pastikan kodingan yang dibuat telah selesai. Lalu, lakukan running program
dengan cara mengklik tombol start compilation ( ).
Gambar 148. Menampilkan RTL Viewer 1
2. Pastikan running program berjalan dengan baik sehingga tidak terdapat error di dalam
program yang telah dibuat.
3. Tampilkan rangkaian dari RTL viewer dengan cara memilih pada menu Tools > Netlist
Viewers > RTL Viewer seperti gambar dibawah ini.
125
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Terakhir, rangkaian dari RTL viewer akan muncul sebagai berikut.
Gambar 150. Menampilkan RTL Viewer VHDL menggunakan Process
126
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Gambar 151. Menampilkan RTL Viewer VHDL menggunakan Component
127
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
MODUL V
IMPLEMENTASI FPGA
A. Praktikum
1. Dapat memahami pengertian dan prinsip kerja Clock Divider dan Seven Segment.
2. Memperkenalkan FPGA untuk realisasi rangkaian digital yang didesain menggunakan
VHDL berupa Clock Divider dan Seven Segment.
3. FPGA Cyclone II
C. Implementasi Rangkaian Kombinasional Pada FPGA
• Seven Segment
Contoh dari Rangkaian Kombinasional adalah BCD-to-7-Segment decoder.
Dekoder tersebut dapat merubah BCD digit pada input menjadi informasi (7 bit)
yang sesuai untuk mengaktifkan digit-oriented display atau 7-segment. BCD-to-7-
Segment dekoder dapat diimplementasikan menjadi driver seven segment. Pada
percobaan kali ini akan menggunakan BCD-to-7-segment sebagai implementasi dari
Rangkaian Kombinasional pada FPGA. Sebelum diimplementasikan ke FPGA,
BCD-to-7segment diprogram menggunakan Aplikasi Quartus.
D. Implementasi Rangkaian Sekuensial Pada FPGA
• Clock Divider
Pada saat melakukan perancangan rangkaian digital yang memerlukan fungsi
sekuensial (berurutan) pada FPGA, tentunya diperlukan clock untuk memicu
perpindahan state dari rangkaian yang akan dirancang. Pada saat penggunaan modul
DIgiboard, terdapat beberapa pilihan clock yang tersedia pada board FPGA yang
akankita gunakan, seperti pada contoh di bawah ini :
Tabel 23. Clock pada FPGA
Namun,apabila kita ingin menggunakan clock dengan frekuensi tertentu yang tidak
disediakan oleh board FPGA, maka diperlukan suatu algoritma Clock Divider. Algoritma ini
128
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
berfungsi untuk mengubah suatu clock yang memiliki frekuensi menjadi clock dengan frekuensi
spesifik lainnya yang dibutuhkan.
E. Langkah Praktikum
1. Buatlah dahulu folder pada desktop dengan format
“KELOMPOK_(nomor kelompok)”.
dibawah.
129
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
130
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
>).
131
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
132
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
(Next >).
kolom “Tool Name’. Cari dan pilih “ModelSim-Altera” pada “Tool
Name” tersebut dan pastikan pada kolom Format(s) sudah tertera VHDL.
Lalu klik (Next >).
133
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

134
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
2. Pada jendela “New”, pilih “VHDL File” lalu klik OK
3. Tampilan lembar kerja quartus
4. Rancang VHDL seperti di bawah ini:
135
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
• 7 segment
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY bag14 IS
PORT(C :IN STD_LOGIC_VECTOR(2 DOWNTO 0);
HEX0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END bag14;
ARCHITECTURE Behavior OF bag14 IS

BEGIN
PROCESS(C)
BEGIN
IF (C="000") THEN
HEX0<="0001001";
ELSE
IF (C="001") THEN
HEX0<="0000110";
ELSE
IF (C="010") THEN
HEX0<="1000111";
ELSE
IF (C="011") THEN
HEX0<="1000000";
ELSE
HEX0<="1111111";
END IF;
END IF;
END IF;
END IF;
END PROCESS;
END Behavior;
• Clock Divider
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.ALL;
entity Clock_Divider is
port ( clk,reset: in std_logic;
136
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
clock_out: out std_logic);

end Clock_Divider;
architecture bhv of Clock_Divider is
signal count: integer:=0;
signal tmp : std_logic := '1';
begin
process(clk,reset)
begin
if(reset='0') then
count<=0;
tmp<='1';
elsif(clk'event and clk='1') then
count <=count+1;
if (counter = 25000) then
tmp <= NOT tmp;
count <= 0;
end if;
end if;
clock_out <= tmp;
end process;
end bhv;
1. Buka file koding yang anda buat, melalui Open Recent Project atau FileOpen
137
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011

138
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
INPUT :
OUTPUT :
139
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
OUTPUT UNTUK 7 Segment:
140
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
IV. Menampilkan RTL Viewer

1. Pastikan kodingan yang dibuat telah selesai. Lalu, lakukan running program dengan
cara mengklik tombol start compilation ( ).
2. Pastikan running program berjalan dengan baik sehingga tidak terdapat error di
dalam program yang telah dibuat.
3. Tampilkan rangkaian dari RTL viewer dengan cara memilih pada menu Tools >
Netlist Viewers > RTL Viewer seperti gambar dibawah ini.
141
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Terakhir, rangkaian dari RTL viewer akan muncul sebagai berikut.
Gambar 167. Menampilkan RTL Viewer VHDL koding 7 segment
5. Lakukan langkah penampilan RTL viewer untuk hasil koding 7 segment dan clock divider.
V. Menampilkan Timing Diagram
142
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
1. Pastikan file skematik yang telah dibuat telah di run sebelumnya dengan mengklik
tombol Run Compilation dan tidak terdapat error.
3. Lalu, akan muncul jendela seperti gambar di bawah ini. Selanjutnya, pilih University
Program WMF
143
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
144
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
145
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
OK.
146
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
147
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
13. Mulai membuat diagram dengan mengklik pada CLK dengan mengganti nilai nya
148
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Tampilan akan menjadi seperti gambar berikut. Kemudian klik OK
149
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
mengklik OK.
16. Ulangi langkah 14 dan 15 pada input dari rangkaian skematik lainnya. Ubah periode sesuai
yang Anda inginkan. Sehingga, rancangan timing diagram akan menjadi seperti ini.
150
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
mengklik tombol .
151
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
152
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
Lampiran
1. Tabel konfigurasi pin untuk Toogle Switch
2. Tabel konfigurasi pin untuk Pushbutton Switch.
3. Tabel konfigurasi pin untuk LED
153
MODUL PRAKTIKUM
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
4. Tabel konfigurasi pin untuk seven segment display
154
MODUL PRAKTIKUM
ALJABAR BOOLEAN DAN RANGKAIAN LOGIKA
UNIVERSITAS TELKOM
0000001001010100010001010100101101000100010010010100011100000011
5. Tabel konfigurasi pin untuk clock
155

Modul Praktikum Teknik Digital 2018 PDF

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Modul Praktikum Teknik Digital 2018 PDF

Diunggah oleh

Hak Cipta:

Format Tersedia

2018

Modul Praktikum Teknik Digital

LABORATORIUM TEKNIK DIGITAL

Jabatan : Dosen Pembina Laboratorium Teknik Digital

No Keterangan Revisi Tanggal Revisi Terakhir

1 Revisi Bagian Pertama 1 Juli 2018

Nama : Estananto, ST., MT.

Jabatan : Dosen Pembina Laboratorium Teknik Digital

Bandung, 1 Juli 2018

Ketua Kelompok Keahlian Dosen Pembina Lab.

Ir. Erwin Susanto,MT., PhD. Estananto, ST., MT.

VISI & MISI

FAKULTAS TEKNIK ELEKTRO

1. Menyelenggarakan pendidikan tinggi dan pendidikan berkelanjutan berstandar

VISI & MISI

PRODI TEKNIK TELEKOMUNIKASI

“Menjadi Program Studi S1 Teknik Telekomunikasi terkemuka di kawasan Asia

1. Menyelenggarakan proses pendidikan unggulan untuk menghasilkan lulusan yang

ATURAN LABORATORIUM FAKULTAS TEKNIK ELEKTRO

2. Tidak berambut gondrong untuk mahasiswa

4. Dilarang menyimpan barang-barang milik pribadi di Laboratorium tanpa seijin Fakultas

5. Dilarang menginap di Laboratorium tanpa seijin Fakultas

Dekan Fakultas Teknik Elektro

Dr. Bambang Setia Nugroho, S.T., MT.

VISI & MISI FAKULTAS TEKNIK ELEKTRO ................................................................. 5

C. Pengertian VHDL ....................................................................................................... 111

Gambar 1. FPGA ...................................................................................................................... 23

Gambar 2. Arsitektur FPGA....................................................................................................... 24

Gambar 3. Interface quartus .................................................................................................... 25

Gambar 4. Tampilan Awal Quartus ........................................................................................... 25

Gambar 5. Cara menggunakan Software Quartus .................................................................... 26

Gambar 6. Panel pengantar ...................................................................................................... 26

Gambar 7. New Project Wizard (1) ........................................................................................... 27

Gambar 8. Panel Add Files ........................................................................................................ 28

Gambar 9. Panel Family & Device Settings ............................................................................... 29

Gambar 10. EDA Tool Settings .................................................................................................. 30

Gambar 11. Tampilan Awal Quartus ......................................................................................... 30

Gambar 12. Tampilan Quartus ................................................................................................. 31

Gambar 13. Tampilan Quartus ................................................................................................. 31

Gambar 14. Rangkaian Skematik gerbang logika ...................................................................... 33

Gambar 15. Inisialisai pin planner 1.......................................................................................... 34

Gambar 16. Inisialisai pin planner 2.......................................................................................... 34

Gambar 17. Inisialisai pin planner 3.......................................................................................... 35

Gambar 18. Rangkaian Kombinasional ..................................................................................... 36

Gambar 19. N to 2n binary decoder ......................................................................................... 37

Gambar 20. Logic Circuit 2 to 4 Decoder .................................................................................. 38

Gambar 21. Decoder 7 Segment............................................................................................... 38

Gambar 22. Logic Circuit Decoder 7 Segment .......................................................................... 39

Gambar 23. Display Decoder 7 Segment .................................................................................. 39

Gambar 24. Rangkaian Logika 4-to-2 Binary Encoder ............................................................... 40

Gambar 25. Rangkaian Logika mux 4-to-1 ................................................................................ 41

Gambar 26. Rangkaian Logika Half Adder ................................................................................ 42

Gambar 27. Rangkaian Logika Full Adder ................................................................................. 43

Gambar 29. Rangkaian Logika Full Adder Parallel..................................................................... 44

Gambar 30. Rangkaian Logika Half Subtractor ......................................................................... 44

Gambar 31. Rangkaian Logika Full Subtractor .......................................................................... 45

Gambar 32. Tampilan Awal Quartus ......................................................................................... 46

Gambar 33. Cara Menggunakan Software Quartus .................................................................. 47

Gambar 34. Panel Pengantar .................................................................................................... 47

Gambar 35. New Project Wizard (1) ......................................................................................... 48

Gambar 36. Panel Add Files ...................................................................................................... 49

Gambar 37. Panel Family & Device Settings ............................................................................. 50

Gambar 38. EDA Tool Settings .................................................................................................. 51