Counter merupakan rangkaian logika pengurut, karena counter membutuhkan karakteristik memori, dan pewaktu memegang peranan yang

penting. Counter dapat digunakan untuk menghitung banyaknya clock-pulsa dalam waktu yang tersedia (pengukuran frekuensi), Counter dapat juga digunakan untuk membagi frekuensi dan menyimpan data. Ada dua macam counter, yaitu Asinkronous Counter dan Sinkronous Counter. Asinkronous Counter disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan berubah kondisi dari 0 ke 1 dan sebaliknya secara berurutan, hal ini disebabkan karena flip-flop yang paling ujung dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya berasal dari masing-masing flip-flop sebelumnya.

Asyncronous couter disebut ripple trough counter/serial counter,karena output masing-masing flip-flop yang digunakan akan bergulingan(berubah kondisi dari 0 ke 1 atau sebaliknya)secara berurutan.Hal ini karena flip-flop yang paling ujung saja yang dikendalikan sinyal clock,sedangkan sinyal lainnya diambil dari masing-masing flip-flop sebelunmnya. Ripple Counter = Asynchronous Counter

Counter terdiri dari beberapa Flip-Flop pada bit di-cascadekan. Pada Ripple Counter, output dari Flip-Flop pada bit dengan level yang lebih Dengan kata lain, input clock dari masing-masing Flip-Flop berasal dari

rendah menjadi input dari Fip-Flop pada bit berlevel lebih tinggi. output Flip-flop yang lain.

Gambar Pencacahan tak sinkron Prinsip kerja dari pencacah tak sinkron atau asinkronous counter dapat dijelaskan sebagai berikut: apabila semua flip-flop pada pencacahan tak sinkron berawal dari 0, maka keluaran Q (QA) di flipflop ke-1 (FFA) akan menjadi tinggi pada saat clock pertama berubah kearah negatif. Keluaran ini akan menjadi rendah pada saat clock menuju negatif dari masukan clock kedua, hal ini berakibat pemberian clock flip-flop kedua FFB pada keluaran Q (QB) menjadi tinggi pada clock yang ketiga keluaran Q FFA menjadi tinggi lagi, namun FFB tetap tidak berubah sebab flip-flop tersebut hanya merespon perubahan clock kearah negatif. Bila status-status keluaran di kedua flip-flop pada pencacahan tak sinkron dikombinasikan setelah setiap ada masukan clock maka flip-flop tersebut akan mengikuti aturan 0 0,0 1,1 0 dan 1 1 yaitu sandi biner untuk0, 1, 2, 3. Apabila ada clock baru lagi, clock ke 4 maka keluaran QA menjadi rendah, keluaran QB menjadi rendah, keluaran QC menjadi tinggi, sehingga status keluaran ketiga flip-flop adalah menjadi 1 0 0 atau 4. Selanjutnya clock ke 8 QA, QB dan QC menjadi rendah dan keluaran QD menjadi tinggi, sehingga terjadi sandi biner 1 0 0 0 atau 8. Tujuh clock kemudian, keempat keluaran Q menjadi rendah, sandi berubah dari 1 1 1 1 atau 15 menjadi 0 0 0 0 dan dimulailah pencacahan ulang