LAB

ELVIS

Universitas Hasanuddin
Fakultas Teknik
Departemen Teknik Elektro
Laboratorium Elektronika & Divais

Kode Matakuliah: 218D4121

Laporan
Praktikum Elektronika Terintegrasi

Praktikum dilaksanakan pada Semester II Tahun Ajaran ........../..........

di Laboratorium Elektronika & Divais.
Kepala Lab: Prof. Dr.-Ing. Ir. Faizal Arya Samman

Laporan Modul
Modul ke (Lingkari salah satu):
Disusun oleh Praktikan:
1 2 3 4 5 6 7 8 9
Nama : ............................
Judul Modul :
NIM : ..............................
.........................................................
.........................................................
MODUL 8
Rangkaian Logika CMOS
Level-Transistor dan Teknik
Desain Full-Custom

Daftar Isi
8.1 Tujuan dan Sasaran . . . . . . . . . . . . . . . . . 47
8.2 Rangkaian logika CMOS pada level gerbang . . 48
8.3 Rangkaian logika CMOS pada level transistor . 48
8.3.1 Desain Skematika level transistor . . . . . . . . . 48
8.3.2 Simulasi level transistor . . . . . . . . . . . . . . 49
8.3.3 Desain Tata letak sirkuit terpadu . . . . . . . . . 49
8.3.4 Simulasi Post-Layout . . . . . . . . . . . . . . . . 49
8.4 Kesimpulan . . . . . . . . . . . . . . . . . . . . . . 51

8.1 Tujuan dan Sasaran

Tujuan dan sasaran yang ingin dicapai setelah melaksanakan praktikum
yang dituntun dalam modul ini adalah sbb:
Tujuan dan
1. Mahasiswa mampu merancang rangkaian logika CMOS pada level- Sasaran
gerbang untuk setiap fungsi-fungsi logika sederhana.

2. Mahasiswa mampu merancang rangkaian logika CMOS pada level-

transistor dan tata letak sirkuit terpadu untuk setiap fungsi-fungsi
logika sederhana.

3. Mahasiswa mampu menjelaskan keuntungan perancangan rangkaian

logika level transistor.

47
MODUL 8. RANGKAIAN LOGIKA CMOS LEVEL-TRANSISTOR DAN
TEKNIK DESAIN FULL-CUSTOM

8.2 Rangkaian logika CMOS pada level ger-

bang
Gambarlah skematika rangkaian logika level gerbang pada bingkai yang
disediakan (Gbr. 5.1), baik dengan menggunakan gerbang-gerbang AND
dan OR maupun dengan hanya menggunakan gerbang-gerbang NAND,
NOR dan NOT, dari fungsi logika yang ditunjukkan pada Pers. 8.1.

z = ab(c + d) (8.1)

Skematika dengan gerbang AND, OR, NOT Skematika dengan gerbang NAND, NOR, NOT

JUMLAH TRANSISTOR: ...... JUMLAH TRANSISTOR: ......

Gbr. 8.1: Bingkai untuk menggambar rangkaian logika CMOS

level gerbang.

8.3 Rangkaian logika CMOS pada level tran-

sistor
8.3.1 Desain Skematika level transistor
Rancanglah skematika rangkaian logika level transistor dari fungsi logika
yang diberikan pada Pers. 5.1. dimana ukuran W dan L dari setiap MOS-
FET akan diberikan pada saat praktikum berlangsung. Untuk bisa men-
gubah ukuran W dan L pada transistor, maka klik-ganda simbol transis-
tor yang bersangkutan, sehingga jendela Symbol Properties akan ter-
lihat. Bila ukuran W dan L dari transistor tidak terlihat dalam diagram,
maka dari jendela Symbol Properties tersebut, klik/aktifkan opsi Show
Name and Properties.

48
 8.3. RANGKAIAN LOGIKA CMOS PADA LEVEL TRANSISTOR

Skematika

Gbr. 8.2: Skematika rangkaian logika CMOS level transistor.

8.3.2 Simulasi level transistor

Simulasikanlah rangkaian skematika tersebut, kemudian lengkapilah Tabel
kebenaran (Tabel 8.1) untuk fungsi logika yang telah diberikan.

8.3.3 Desain Tata letak sirkuit terpadu

Dengan menggunakan teknologi CMOS 90-nm, gambarlah tata letak sirkuit
terpadu, dalam bingkai yang telah disediakan pada Gbr. 8.3, dari rangkaian
logika CMOS level transistor yang telah Anda gambarkan dalam Gbr. 8.2.
Setelah itu, ukurlah lebar dan panjang dari tata letak sirkuit terpadu yang
telah Anda buat dalam satuan lambda dan µ2 , kemudian hitunglah luasnya
dalam satuan µ2 .

8.3.4 Simulasi Post-Layout

Setelah tata letak sirkuti terpadu Anda telah jadi, maka lakukanlah langkah-
langkah sbb:

1. Berilah tegangan Vdd1 dan Vss serta pulsa masukan pada topografi
sirkuit terpadu Anda, lalu simulasikanlah rangkaian terpadu tersebut.

2. Setelah Anda mensimulasikannya, perhatikan dan catatlah waktu tunda

dari masukan ke keluaran ketika luaran berubah dari logika ’0’ ke ’1’
(up-response) dan dari ’1’ ke ’0’ (down-response) pada diagram pe-
waktu.
1
Untuk teknologi CMOS 90 nm, Vdd diset 1.2 V sesuai dengan nilai tegangan logika
’1’

49
MODUL 8. RANGKAIAN LOGIKA CMOS LEVEL-TRANSISTOR DAN
TEKNIK DESAIN FULL-CUSTOM

Tabel 8.1: Tabel kebenaran dari fungsi logika yang telah

diberikan.
a b c d z
0 0 0 0 ···
0 0 0 1 ···
0 0 1 0 ···
0 0 1 1 ···
0 1 0 0 ···
0 1 0 1 ···
0 1 1 0 ···
0 1 1 1 ···
1 0 0 0 ···
1 0 0 1 ···
1 0 1 0 ···
1 0 1 1 ···
1 1 0 0 ···
1 1 0 1 ···
1 1 1 0 ···
1 1 1 1 ···

1λ

Gbr. 8.3: Bidang berarsir untuk menggambar tata letak rangkaian

logika CMOS level transistor.

50
 8.4. KESIMPULAN

3. Lengkapilah kurva bentuk gelombang digital dari isyarat luaran 0 z 0

sesuai dengan bentuk gelombang isyarat-isyarat masukan yang telah
diberikan pada Gbr. 8.4

4. Setelah itu, bandinglah luaran logika yang telah dihasilkan dari hasil
simulasi post-layout dengan hasil simulasi rangkaian skematikanya,
yaitu yang telah Anda dapatkan setelah melengkapi Tabel 8.1.

Diagram Pewaktu
1
z
0
1
a
0
1
b 0
1
c 0
1
d 0

Waktu Siklus (Cycle Time)

Gbr. 8.4: Diagram Pewaktu (Timing Diagram) hasil simulasi.

8.4 Kesimpulan
Buatlah kesimpulan berdasarkan hasil eksperimen Anda, dimana Kesimpu-
lan Anda melaporkan hal-hal sebagai berikut:

1. Lengkapilah tabel rangkuman perbedaan jumlah transistor yang dibu-

tuhkan untuk merealisasikan sebuah fungsi logika dengan tiga buah
pendekatan, yang ditunjukkan pada Tabel 8.2.

2. Sistematika atau urutan langkah-langkah untuk merancang tata letak

sirkuit terpadu dari fungsi logika sederhana.

3. Rangkuman kinerja (waktu tunda up-response dan down-response)

serta luas area layout dari sirkuit terpadu fungsi logika yang telah
Anda rancang.

4. Hal-hal lain yang menurut Anda perlu untuk disimpulkan.

CATATAN: Bila diperlukan, gunakan lembaran tambahan untuk mem-

buat kesimpulan dari laporan hasil eksperimen Anda!

51
MODUL 8. RANGKAIAN LOGIKA CMOS LEVEL-TRANSISTOR DAN
TEKNIK DESAIN FULL-CUSTOM

Tabel 8.2: Perbandingan Jumlah Transistor dari bermacam ben-

tuk rangkaian logika.
Model Skematika Jumlah Transistor
Dgn gerbang AND, OR, NOT ···
Dgn gerbang NAND, NOR, NOT · · ·
Level Transistor ···

52