LAPORAN PRAKTIKUM ELEKTRONIKA

DIGITAL SEMESTER 3 2020/2021

PARITY GENERATOR

NAMA PRAKTIKAN:
Marsani Shadra Ibnu Hibban (191331050)

Kelas :
2B

TANGGAL PERCOBAAN :
21 Januari 2021

TANGGAL PENGUMPULAN LAPORAN:

26 Januari 2021

NAMA INSTRUKTUR
Ferry Satria, BSEE., M.T.
Rahmawati Hasanah, S.ST., M.Sc.

PROGRAM STUDI D3 – TEKNIK

TELEKOMUNIKASI JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI BANDUNG 2020
I. TUJUAN
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
1. Memahami prinsip kerja rangkaian Parity Generator dan Parity Checker.
2. Mendesain rangkaian Parity Generator dan Checker untuk fungsi Pengacakan
data (Data Scrambling).

II. DASAR TEORI

Pengertian Rangkaian Sekuensial Asinkron

Rangkaian Sekuensial Asinkron adalah suatu rangkaian sekuensial dimana

perubahan state perubahan state yang terjadi di dalamnya dipengaruhi adanya
perubahan input. Dan elemen memorinya adalah elemen tunda waktu (time delay) dari
sistem tertutup.
Model Rangkaian
Feedback delay :
➢ Elemen delay diletakkan di bagian feedback.
➢ Semua gerbang dianggap tidak mempunyai delay.
Mode Fundamental :
➢ Sinyal input biner boleh berubah hanya setelah rangkaian mencapai state
stabil.
Perubahan input tunggal :
Sinyal input biner tidak boleh berubah secara bersamaan (hanya satu per satu).

Sifat Asinkron

• Kondisi stabil = Kondisi dimana rangkaian mencapai suatu state tertentu

dan akan tetap pada state ini kecuali ada perubahan yang disebabkan factor
luar.
• Waktu tunda merupakan waktu tunda akumulatif yang disebabkan oleh
adanya waktu proses/delay pada tiap komponen.
• Pada gambar diatas, waktu tunda seluruh komponen gerbang NOR
direpresentasikan dengan bentuk segitiga dalam kotak, sehingga gambar
gerbang NOR di atas melambangkan gerbang ideal dengan delay nol
• Perubahan pada nilia output Q terjadi tanpa harus menunggu pulsa clock.
• Dengan adanya perubahan nilai S atau R, perubahan nilai Q terjadi sesaat
sesudah waktu propagasi yang pendek melalui gerbang NOR.
• Saat present state y = 1 dan nilai input SR = 01, maka nilai next state Y akan
berubah menjadi 0. Karena y tidak sama dengan Y, maka rangkaian tidka
stabil. Sesudah beberapa gerbang NOR yang pertama, sehingga
mengakibatkan nilia Y pun akan berubah menjadi 0. Karena Y = y, maka
kondisi udah stabil

Tabel Eksitasi
• Tabel eksitasi menyatakan perubahan state dari kondisi sekarang (present)
menjadi kondisi selanjutnya (next) pada kondisi input tertentu.

Tabel Alir
• Tabel alir mengubah state-state yang masih dinyatakan dalam bentuk biner
menjadi symbol-simbol state.

Tabel Alir Tereduksi

• Dalam penggambaran table alir, seringkali berdasarkan sidar nyata dari
system terdapat hal-hal yang tidak mungkin terjadi. Sehinggal state pada
kondisi tersebut tidak perlu digambarkan.
• Misalnya pada mesin penjual barang (vending machine) yang menerima 2
macam koin, misalnya koin A dan koin B. Karena mesin menerima input
hanya satu koin pada satu saat, maka kondisi input 11 (2 koin bersamaan)
tidak mungkin terjadi.
• Kondisi dari B(01=coin B) ke C (10=coin A) melalui kondisi tidak stabil D
(11) juga tidak mungkin terjadi.

Diagram State
• Diagram state menggambarkan perubahan state akibat adanya suatu input.

Bahaya (Hazard)
Bahaya : Output yang tidak dikehendaki selama masa transisi karena
lintasan yang berbeda membutuhkan delay propagasi yang berbeda.
Bahaya terjadi :
1. Pada rangkaian kombinasional : Menyebabkan nilai output yang salah
sementara.
2. Pada rangkaian sekuensial asinkron : Dapat berakibat transisi menuju ke
state stabil yang salah.
Jenis-jenis Bahaya :
1. Bahaya Statis 1 (Static 1-Hazard)
Output bisa sejenak berharga 0 padahal seharusnya tetap berharga 1.
2. Bahaya Statis 0 (Static 0-Hazard)
Output bisa sejenak berharga 1 padahal seharusnya tetap berharga 0.
3. Bahaya Dinamis (Dynamic Hazard)
 Output bisa sejenak berharga 1 padahal seharusnya tetap berharga 0.

Parity Bit
Parity bit adalah bit yang ditambahkan pada bit informasi ketika
seseorang ingin mengirimkan informasi dari sisi pengirim ke sisi penerima agar
dalam system pengiriman data ini dimaksudkan adanya pendeteksikan kesalahan
pada media transmisi. Kekurangannya , jika jumlah kesalahanny agenap maka
kesalahanya tidak terdeteksi. Hamming code memiliki kelebihan yaitu dapat lebih
mudah mengkoreksi per bit. Terdapat 2 tipe parity bit yaitu even parity dan odd
parity. Odd parity adalah pada biner yang bernilai satu harus berjumlah ganjil.
Sedangkan even parity kebalikan dari odd parity yaitu biner yang bernilai satu harus
berjumlah genap.
Jika terdapat kesalahan maka sisi penerima akan mengirim informasi
berupa pengiriman ulang karena data yang diterima terdapat error. Jika tetap terjadi
kesalahan maka terdapat kesalahan pada saluran trasmisinya. Solusi untuk masalah
ini adalah perlu dilakukannya pengecekan saluran transmisi.

III. ALAT DAN BAHAN

1. IC 7407
2. Gerbang AND
3. Logicprobe
4. Logicstate
5. NOT
6. Gerbang OR
7. Button
8. Resistor
9. Gerbang XOR
10. D FF

IV. LANGKAH PERCOBAAN

1. Bukalah aplikasi proteus yang telah terinstall pada pc/laptop.
2. Siapkan alat dan bahan yang diperlukan.
3. Rangkailah rangkaian yang telah diberikan.
4. Lakukan percobaan sampai hasil yang didapat akurat.
5. Lampirkan hasil gambar rangkaian pada data percobaan.
6. Catat hasil percobaan dalam tabel.
7. Analisis hasil data percobaan.
8. Berikan kesimpulan dari percobaan yang telah dilakukan.
 V. HASIL PERCOBAAN
Asinkron Mod 4
1) Generator Parity Serial Asinkron
➢ State Diagram

➢ Tabel Alir
Present Next State
State w=0 w=1
A A B
B C B
C C D
D A D
➢ State Table
Present Next State Output
State W=0 W=1 (z)
(y2y1) Y2Y1
00 00 01 0
01 11 01 1
11 11 10 1
10 00 10 0
➢ Peta K-Map dan persamaan

Gambar Rangkaian
No W Y1 Y2 Z Gambar
1. 0 0 0 0

2. 0 0 1 0

3. 0 1 0 1

4. 0 1 1 1

5. 1 0 0 0

6. 1 0 1 1

7. 1 1 0 0
8. 1 1 1 1

9. 1 0 1 1

10. 0 1 1 1
Asinkron Parity
➢Gambar Rangkaian

No W Y1 Y2 Z Gambar
1. 0 0 0 0

2. 0 0 1 0

3. 0 1 0 1

4. 0 1 1 1

5. 1 0 0 0
 6. 1 0 1 0

7. 1 1 0 1

8. 1 1 1 1

9. 0 1 1 1

10. 1 0 1 0

Generator Parity Serial Asinkron

➢ State Diagram

➢ State Table

Present Next State

State w
0 1
A A/0 B/1
 B B/1 A/0
➢ State Assigned Table
Present Next State
State w
0 1
A 0/0 1/1
B 1/1 0/0

➢ K-Map dan persamaan

Gambar Rangkaian

No W Z Gambar
1. 0 0

2. 1 1

3. 1 0
 4. 1 1

5. 1 0

6. 1 1

7. 1 0

8. 1 1

9. 1 0

10. 1 1

Sinkron Mod-4
 ➢ State Diagram

➢ State Table

Present Next State

State w
0 1
A A/0 B/1
B B/1 C/2
C C/2 D/3
D D/3 A/0
➢ State Assigned Table
Present Next State
State w
0 1
00 00/00 01/01
01 01/01 11/10
11 11/10 10/11
10 10/11 00/00

➢ Peta K-Map dan persamaan

Gambar Rangkaian

No W Z1 Z0
1. 0 0 0
2. 1 1 1
3. 1 1 0
4. 1 0 1
5. 1 0 0

VI. ANALISIS
Pada percobaan mata kuliah Elektronika Digital Lanjutan kali ini, praktikan
melakukan percobaan yang membahas tentang pripsip kerja rangkaian parity generator
dan parity checker. Selain itu, percobaan ini membahas mengenai desain rangkaian Parity
Generator dan Checker untuk fungsi Pengacakan data (Data Scrambling).
Kemungkinan error terjadi karena adanya pergerakan data dan kode biner dari
satu device ke device lainnya yang ditransmisikan dari transmitter ke receiver. Error
tersebut misalnya receiver tidak dapat menerima informasi yang dikirim transmitter.
Penyebab utama error/kesalahan transmisi tersebut biasanya adalah “electrical noise”. Bit
parity merupakan bit tambahan yang melekat pada sebuah kode digital yang ditransferkan
dari satu device ke device lainnya. Bit parity berupa bit bernilai 0 atau 1, bergantung dari
jumlah bit bernilai 1 yang ada pada suatu kode digital. Ada dua tipe paritas, yaitu even-
parity dan odd-parity. Bit parity digunakan untuk mendeteksi kesalahan single-bit.
Prinsip kerja dari Parity Generator ini adalah untuk membangkitkan atau membuat
bit parity. Bit parity ini dibangkitkan dari urutan data yang terdiri dari sejumlah bit biner.
Bit parity dibuat sebelum data-data ditransmisikan atau dikirim ke penerima. Jadi parity
generator itu pasti diletakkan pada sisi transmiter atau pengirim. Sedangkan prinsip kerja
Parity Checker adalah untuk mengecek urutan bit-bit data dan bit parity yang dibangkitkan
oleh parity generator setelah ditransmisikan atau dikirim ke penerima. Parity checker
menghasilkan nilai 0 atau 1 yang menunjukkan indikasi kesalahan bit saat diterima.
Apabila indikator kesalahan nilainya 1, maka bit yang diterima salah. Sebaliknya jika
nilainya 0 berarti bit yang diterima benar. Parity checker ini berada pada sisi penerima
(RX).
Dapat dilihat pada percobaan pertama dan kedua, tidak memerlukan clock atau
pulsa sebagai pembangkit rangkaiannya. Selain itu pada percobaan pertama dan kedua ini
tidak diperlukan komponen Flip-Flop. Input didapat dari input bit tambahan yang
disisipkan pada urutan bit-bit data yang ditransmisikan. Tujuan dari hal ini adalah agar
bit-bit yang dikirim tidak mengalami perubahan nilai pada sisi penerima. Jika terdapat
kesalahan maka sisi penerima akan mengirim informasi berupa pengiriman ulang karena
data yang diterima terdapat error. Jika tetap terjadi kesalahan maka terdapat kesalahan
pada saluran trasmisinya. Solusi untuk masalah ini adalah perlu dilakukannya pengecekan
saluran transmisi. Percobaan ketiga adalah mengenai rancangan rangkaian yang
menggunakan Flip-Flop yang menggunakan IC 7474 yaitu IC D Flip-Flop. Sumber pulsa
didapat dari clock pulsa manual yang sudah dirancang sedemikian rupa agar rangkaian
dapat bekerja. Percobaan keempat mengenai Counter Modulo-4, yaitu rangkaian akan
menghitung dari desimal 0-3. Cara kerja dari rangkaian ini adalah state akan berubah
apabila terdapat pulsa 1, dan saat sudah mencapai perhitungan 3, output akan berubah
kembali menjadi 0 saat ada pulsa 1.

VII. KESIMPULAN
Berdasarkan percobaan yang telah dilakukan maka dapat ditarik kesimpulan
antara lain.
1. Parity bit adalah bit yang ditambahkan pada bit informasi ketika seseorang ingin
mengirimkan informasi dari sisi pengirim ke sisi penerima agar dalam system
pengiriman data ini dimaksudkan adanya pendeteksikan kesalahan pada media
transmisi. Kekurangannya , jika jumlah kesalahannyag enap maka kesalahanya
tidak terdeteksi.
2. Pada percobaan pertama dan kedua, tidak memerlukan clock atau pulsa sebagai
pembangkit rangkaiannya. Selain itu pada percobaan pertama dan kedua ini
tidak diperlukan komponen Flip-Flop. Input didapat dari input bit tambahan
yang disisipkan pada urutan bit-bit data yang ditransmisikan. Tujuan dari hal ini
adalah agar bit-bit yang dikirim tidak mengalami perubahan nilai pada sisi
penerima. Jika terdapat kesalahan maka sisi penerima akan mengirim informasi
berupa pengiriman ulang karena data yang diterima terdapat error. Jika tetap
terjadi kesalahan maka terdapat kesalahan pada saluran trasmisinya. Solusi
untuk masalah ini adalah perlu dilakukannya pengecekan saluran transmisi.
3. Prinsip kerja dari Parity Generator ini adalah untuk membangkitkan atau
membuat bit parity. Sedangkan prinsip kerja Parity Checker adalah untuk
 mengecek urutan bit-bit data dan bit parity yang dibangkitkan oleh parity
generator setelah ditransmisikan atau dikirim ke penerima.

DAFTAR PUSTAKA
2015. Parity Generator dan Parity Checker. Harianja uniks. Diakses pada tanggal 26
Januari 2021 melalui https://www.uniksharianja.com/2015/04/parity-generator-
dan-parity-checker.html