LAPORAN

PRAKTIKUM ELEKTRONIKA DIGITAL

MODUL PED-04
Rangkaian Sekuensial: Flip-Flop & Latch

Kelas : B
Disusun oleh :
Naufal Suryo Saputro (21/477237/52557)

Tanggal Praktikum : 16 Oktober 2023

Asisten : Abdillah Gilang Gurun Ilman (20/460196/TK/50785)

LABORATORIUM SISTEM SENSOR DAN TELEKONTROL

DEPARTEMEN TEKNIK NUKLIR DAN TEKNIK FISIKA
FAKULTAS TEKNIK
UNIVERSITAS GADJAH MADA
YOGYAKARTA
2023
1. Tujuan Praktikum
a. Mengenal flip-flop dan latch dan pembagian kelompoknya
b. Mempelajari prinsip kerja dari flip-flop dan latch
c. Membuktikan tabel kebenaran dari flip-flop dan latch
d. Mengetahui aplikasi dari flip-flop dan latch

2. Set-up Eksperimen

2.1. Praktikum 1 NAND-Latch dan NOR-Latch

1. Pertama adalah memilih komponen dari Component Catalog seperti Gambar 1

dibawah ini

Gambar 1. Component Catalog

2. Pilih komponen yang dibutuhkan dengan cara di-drag ke kanvas. Untuk bagian
pertama ini komponen yang dibutuhkan adalah komponen digital logic NAND, Ports
and Pins → Digital Input Pin, dan Ports and Pins → Digital Output Pin seperti Gambar
2.

Gambar 2. Drag Component

3. Kemudian hubungkan komponen menggunakan wire sampai seperti Gambar 3
dibawah ini

Gambar 3. Skema Rangkaian

4. Untuk pengaturan input digital, klik 2 kali pada komponen input digital kemudian akan
muncul jendela seperti dibawah ini. Atur Drive mode men- jadi Resistive Pull Down
dengan Initial drive state : Low (0). Untuk setiap input digital selanjutnya
pengaturannya sama seperti Gambar 4.
5. Setelah itu dilanjutkan mengatur pin, dilakukan dengan klik 2 kali pada
Pins Kemudian atur port sesuai dengan keinginan seperti Gambar 5.
6. Untuk melakukan pemrograman dapat diklik icon seperti Gambar 6, atau
bisa juga melalui Debug → Programs

Gambar 4. Pengaturan Drive Mode

 Gambar 5. Pengaturan Port

Gambar 6. Icon Program

2.2. SRFF dengan Clock

1. Rangkai rangkaian seperti Gambar 7, dan atur dengan cara seperti yang
dijelaskan di penjelasan sebelumnya

Gambar 7. Skema Rangkaian SRFF

2. Pada rangkaian SRFF dapat juga menggunakan blok diagram SRFF yang telah
disediakan oleh PSoC seperti Gambar 8.
 Gambar 8. Blok Skema Rangkaian SRFF
3. Rangkaian dapat dibuat dengan gerbang logika ataupun blok diagram yang
ada secara langsung. Catat hasil sesuai dengan tabel yang disediakan.

2.3. DFF dengan Clock

1. Rangkai rangkaian seperti dibawah ini, dan atur dengan cara seperti yang
dijelaskan dipenjelasan sebelumnya

Gambar 9. Skema rangkaian DFF dengan Clock

2. Pada rangkaian DFF dengan clock dapat juga menggunakan blok diagram DFF
yang telah disediakan oleh PSoC seperti Gambar 10
 Gambar 10. Blok Skema Rangkaian DFF dengan Clock
3. Rangkaian dapat dibuat dengan gerbang logika ataupun blok diagram yang ada
secara langsung. Catat hasil sesuai dengan tabel yang disediakan.

2.4. JK Flip-Flop

1. Rangkai rangkaian seperti Gambar 11, dan atur dengan cara seperti yang
dijelaskan dipenjelasan sebelumnya

Gambar 11. Skema Rangkaian JKFF

2. Catat hasil sesuai dengan tabel yang disediakan

2.5. Pembagi Frekuensi dengan DFF

1. Rangkai rangkaian seperti Gambar 12, dan atur dengan cara seperti yang
dijelaskan dipenjelasan sebelumnya
 Gambar 12. Blok Skema Rangkaian Pembagi Frekuensi dengan DFF
2. Catat hasil sesuai dengan tabel yang disediakan

3. Analisis Data dan Pembahasan (langsung dibuat pada paragraf)

Dalam praktikum rangkaian sekuensial menggunakan PSoC, terdapat tiga jenis variabel
yang memainkan peran penting: variabel bebas, variabel terikat, dan variabel kontrol. Variabel
bebas adalah faktor yang dapat kita ubah atau atur dalam eksperimen, seperti konfigurasi
masukan pada berbagai jenis rangkaian sekuensial, frekuensi clock, atau konfigurasi pembagi
frekuensi. Variabel terikat adalah hasil eksperimen yang diamati sebagai respons terhadap
perubahan variabel bebas, seperti status lampu LED sebagai output rangkaian. Variabel kontrol
adalah faktor yang harus dijaga konstan selama eksperimen, seperti tegangan suplai,
konfigurasi internal PSoC yang mengatur input/output, atau sumber clock. Pengaruh variabel
bebas terlihat dari bagaimana perubahan dalam konfigurasi masukan atau frekuensi clock
memengaruhi perilaku rangkaian sekuensial, mengubah keadaan output. Variabel terikat
adalah hasil yang berubah sesuai dengan variasi variabel bebas, seperti perubahan pada input
yang memengaruhi keadaan output. Variabel kontrol penting untuk memastikan hasil
eksperimen dapat dibandingkan dengan benar, karena perubahan dalam variabel kontrol dapat
mengganggu stabilitas hasil percobaan.

Berdasarkan teori, rangkaian sekuensial merupakan jenis rangkaian yang menghasilkan

output berdasarkan input yang masuk, sekaligus dipengaruhi oleh keadaan output sebelumnya.
Salah satu komponen utama dalam logika sekuensial adalah flip-flop, yang memiliki dua output
yang selalu berlawanan. Rangkaian ini juga memiliki dua keadaan stabil, yaitu 0 dan 1, yang
tetap konsisten. Sebagai tambahan, flip-flop memiliki kemampuan untuk "mengingat" atau
menyimpan keadaan sebelumnya. Flip-flop mampu menyimpan data dalam bentuk biner sesuai
dengan kombinasi input yang diterimanya selama sumber daya listrik masih aktif pada
rangkaian tersebut, hingga terjadi perubahan pada sinyal inputnya [1].

Terdapat berbagai variasi jenis flip-flop, termasuk Set-Reset Flip-Flop (SRFF), Data Flip-
Flop (DFF), dan J-K Flip-Flop (JKFF). Rangkaian dasar dari flip-flop dibangun dengan
memanfaatkan gerbang logika seperti NAND (biasanya aktif saat tidak ada sinyal masuk) dan
NOR (biasanya tidak aktif saat tidak ada sinyal masuk). Flip-flop memiliki berbagai aplikasi
praktis, seperti penggunaan dalam pencacah, register, register pergeseran, pembagi frekuensi,
dan lain sebagainya [2].

Rangkaian sekuensial NAND-latch dan NOR-latch memiliki dua keadaan stabil: "Set" dan
"Reset," dengan respons sinkronis terhadap sinyal "Set" atau "Reset." Mereka harus stabil
terhadap input yang tidak relevan, dapat diaktifkan atau dinonaktifkan, dan memiliki
kemampuan untuk mengingat keadaan sebelumnya, menjaga keandalan operasi dalam konteks
rangkaian sekuensial [3].

Pada percobaan rangkaian NAND Latch Tabel 1, beberapa hasil menonjol terlihat. Ketika
kedua input S dan R bernilai 0, keluaran Q1 dan Q2 keduanya menjadi logika 1, sesuai dengan
sifat normal ON dari rangkaian NAND Latch. Ini berarti bahwa dalam kondisi tanpa data
masuk, kedua output akan berada pada nilai 1 saat berada dalam mode standby. Ketika S adalah
0 dan R adalah 1, Q1 menjadi 1 dan Q2 menjadi 0, dan sebaliknya, ketika S adalah 1 dan R
adalah 0, Q1 menjadi 0 dan Q2 menjadi 1. Ketika keduanya bernilai 1 (S=R=1), keluaran
berperilaku seperti memori, artinya output akan tetap sama dengan keadaan sebelumnya. Jadi,
jika sebelumnya Q1 adalah 1 dan Q2 adalah 0, ketika input berubah menjadi S=R=1, keluaran
akan tetap Q1 = 1 dan Q2 = 0, dan sebaliknya jika sebelumnya Q1 adalah 0 dan Q2 adalah 1,
perubahan input ini tidak memengaruhi keluaran, yang tetap Q1 = 0 dan Q2 = 1. Namun, saat
S=R=0, keluaran akan tidak terdefinisi dan ketika setelahnya S=R=1 maka keluaran akan
mengikuti keluaran dengan memori sebelum S=R=0.

Pada percobaan rangkaian NOR Latch Tabel 1, beberapa hasil penting terlihat. Ketika
kedua input S dan R bernilai 0, keluaran Q1 dan Q2 keduanya menjadi tidak dapat diprediksi.
Hal ini terjadi karena kombinasi input S dan R yang bernilai 0 pada rangkaian NOR Latch
menciptakan keadaan "memory," di mana output tetap seperti sebelumnya, tetapi pada
awalnya, belum ada data yang tersimpan. Ketika output sebelumnya adalah Q3=1 dan Q4=0,
perubahan input menjadi S=R=0 membuat keluaran tetap pada kondisi sebelumnya, yaitu Q3=1
dan Q4=0. Hal yang sama berlaku jika sebelumnya Q3 adalah 0 dan Q4 adalah 1; dalam kondisi
S=R=0, keluaran tetap Q3=0 dan Q4=1. Selanjutnya, ketika S adalah 0 dan R adalah 1, Q3
menjadi 1 dan Q4 menjadi 0, dan sebaliknya, ketika S adalah 1 dan R adalah 0, Q3 menjadi 0
dan Q4 menjadi 1. Ketika keduanya bernilai 1 (S=R=1), keluaran pada rangkaian NOR Latch
menghasilkan Q1 dan Q2 keduanya bernilai 0. Ini sesuai dengan sifat normal OFF dari
rangkaian NOR Latch, yang berarti bahwa saat ada data yang masuk pada rangkaian, kedua
output akan menjadi 0 saat dalam mode standby.

Tabel 1. Hasil percobaan NAND-latch dan NOR-latch

OUTPUT

INPUT NAND- NOR-

Step
Latch Latch

S R Q1 Q2 Q3 Q4

1 0 0 1 1 1 0

2 0 1 1 0 0 1

3 1 1 1 0 0 0

4 1 0 0 1 1 0

5 0 0 1 1 1 0

6 1 1 0 1 0 0

7 0 1 1 0 0 1

8 0 0 1 1 0 1

9 1 0 0 1 1 0

10 1 1 0 1 0 0

Kondisi ideal SR flip-flop (SRFF) dengan sinyal clock adalah ketika perubahan output
hanya terjadi pada transisi sinyal clock, baik dari tinggi ke rendah (transisi negatif) atau
sebaliknya. SRFF harus mampu menjaga kestabilan output hingga terjadi transisi pada clock,
menjadikannya alat yang handal untuk menyimpan data dalam konteks logika sekuensial [3].

Pada percobaan rangkaian SR Flip-Flop (SRFF) dengan Clock, terdapat beberapa hasil
yang menarik pada Tabel 2. Ketika kedua input S dan R bernilai 0, keluaran Q1 dan Q2 tidak
dapat diprediksi karena kondisi ini menciptakan keadaan "memory" di mana output akan tetap
seperti keadaan sebelumnya. Namun, pada saat kondisi ini, belum ada data yang tersimpan
sehingga output tidak dapat diantisipasi.

Jika output sebelumnya adalah Q1=1 dan Q2=0, maka ketika input berubah menjadi
S=R=0, keluaran masih akan sama dengan sebelumnya, yaitu Q1=1 dan Q2=0. Hal yang sama
berlaku ketika output sebelumnya adalah Q1=0 dan Q2=1. Keadaan ini berlangsung tanpa
memperhatikan perubahan CLK (0 atau 1). Selanjutnya, ketika S=0 dan R=1, Q1 menjadi 0
dan Q2 menjadi 1. Sebaliknya, saat S=1 dan R=0, Q1 menjadi 1 dan Q2 menjadi 0. Pada saat
kedua inputnya bernilai 1 (S=R=1) dan CLK=0, hasil percobaan menunjukkan ketidakpastian
dalam output (indeterminate). Namun, jika S dan R tetap bernilai 1 dan CLK berubah menjadi
1, percobaan menunjukkan bahwa keluaran Q1 dan Q2 akan menjadi 1.

Tabel 2. Hasil percobaan SRFF dengan clock

INPUT OUTPUT
No
CLK S R Q1 Q2

1 0 0 0 0 1

2 1 0 1 0 1

3 0 1 1 1 0

4 1 1 1 1 1

5 0 1 0 1 0

6 1 1 0 1 0

7 0 0 0 1 0

8 1 0 0 1 0

9 1 1 0 1 0

10 1 1 1 1 1
Kondisi ideal Data Flip-Flop (DFF) dengan sinyal clock adalah saat DFF merespons hanya
pada transisi sinyal clock, baik dari tinggi ke rendah atau sebaliknya. DFF harus dapat menjaga
stabilitas output di antara transisi clock, memastikan keakuratan dan konsistensi penyimpanan
data dalam konteks logika sekuensial. Dengan demikian, DFF memainkan peran kunci dalam
proses penyimpanan data dan sinkronisasi dalam berbagai aplikasi digital [3].
Dalam percobaan rangkaian Data Flip-Flop (DFF) dengan Clock di Tabel 3, ditemukan
bahwa pada awal percobaan, ketika input D adalah 1 dan CLK adalah 0, keluaran Q dan Q'
tidak dapat diprediksi. Kondisi ini menghasilkan keadaan "memory", di mana output tetap sama
dengan keadaan sebelumnya, tetapi pada awal percobaan ini, belum ada data yang tersimpan.
Hal yang sama seharusnya juga berlaku ketika D=0 dan CLK=0, yang menghasilkan kondisi
output yang sama seperti sebelumnya. Jika sebelumnya Q=1 dan Q'=0, perubahan input D
menjadi 1 atau 0 dengan CLK=0 tidak memengaruhi output; mereka tetap Q=1 dan Q'=0, dan
keadaan ini berlaku terlepas dari nilai D saat CLK=0. Akan tetapi pada Tabel 3 terlihat ada
beberapa perubahan output yang terjadi saat CLK=0. Kesalahan ini kemungkinan terjadi
karena ketidaktelitian praktikan dalam mengatur saklar sehingga memory sebelumnya dari
rangkaian berubah tanpa diketahui dengan pasti oleh praktikan. Selanjutnya, saat D bernilai 0
atau 1 dengan CLK=1, keluaran Q akan selalu invers dengan nilai input D yang diberikan. Jika
D=0, Q menjadi 1, dan jika D=1, Q menjadi 0, asalkan CLK=1. Q' akan selalu menjadi
kebalikan (invers) dari nilai Q.
Tabel 3. Hasil percobaan DFF dengan Clock
INPUT OUTPUT
No
CLK DATA Q Q’
1 0 1 0 1
2 1 0 1 0
3 1 1 0 1
4 0 0 1 0
5 1 0 1 0
6 1 1 0 1
7 0 1 0 1
8 1 0 1 0
9 1 1 0 1
10 0 0 1 0
11 1 0 1 0
12 1 1 0 1
13 0 1 0 1
14 1 1 0 1
15 0 0 1 0
16 1 0 1 0
Kondisi ideal untuk J-K Flip-Flop (JKFF) dengan sinyal clock adalah ketika JKFF hanya
merespons transisi sinyal clock, baik dari tinggi ke rendah atau sebaliknya. Ini memastikan
akurasi dalam mengatur keadaan output sesuai dengan input J dan K sesuai tabel kebenaran
yang ditentukan, menjaga integritas data dalam logika sekuensial. JKFF ideal berperan kunci
dalam memastikan stabilitas waktu dan akurasi operasi dalam aplikasi digital [3].
 Pada rangkaian JK Flip-Flop (JKFF) dengan Clock, digunakan satu blok JKFF dengan tiga
masukan (J, K, dan Clock) dan dua keluaran (Q dan Q'). Hasil percobaan pada Tabel 4
menunjukkan bahwa jika output sebelumnya adalah Q=0 dan Q'=1, ketika kondisi input
berikutnya adalah J=K=1 dan CLK=1, output akan menjadi komplemennya, yaitu Q=1 dan
Q'=0. Kebalikannya juga berlaku; jika sebelumnya output adalah Q=1 dan Q'=0, dengan input
J=K=1 dan CLK=1, output akan berubah menjadi Q=0 dan Q'=1.
Namun, ketika J=K=1 dan CLK=0, output dari JKFF akan mempertahankan kondisi
sebelumnya, yaitu kondisi "memory." Jadi, jika sebelumnya Q=1 dan Q'=0, dengan J=K=1 dan
CLK=0, keluaran akan tetap Q=1 dan Q'=0, dan sebaliknya, jika output sebelumnya adalah
Q=0 dan Q'=1, maka dalam kondisi yang sama output akan tetap Q=0 dan Q'=1. Kondisi ini
berlaku terus saat input tetap J=K=1 dan CLK=0.
Tabel 4. Hasil percobaan JKFF dengan clock
INPUT OUTPUT
No
RESET CLK J K Q Q’
1 0 0 0 0 1 0
2 0 1 0 1 0 1
3 0 0 1 0 1 0
4 0 0 1 1 1 0
5 1 0 1 0 1 0
6 1 0 1 0 1 0
7 1 0 0 1 0 1
8 1 0 1 0 1 0
9 1 0 1 1 1 0
10 0 0 1 1 1 0
11 1 0 1 1 1 0
12 1 0 1 1 1 0
Pada kondisi ideal, pembagi frekuensi yang menggunakan Data Flip-Flop (DFF) dan
sinyal clock beroperasi dengan akurat dan hanya merespons pada transisi sinyal clock,
memastikan pembagian frekuensi yang tepat dan sinkron. DFF memainkan peran kunci dalam
menjaga akurasi dan keandalan pembagian frekuensi dalam berbagai aplikasi yang
memerlukan pengurangan frekuensi [3].
Gambar 12, rangkaian pembagi frekuensi menggunakan dua blok Data Flip-Flop (DFF)
dengan dua masukan (D dan Clock) dan dua keluaran (Q1 dan Q2). Pada blok DFF pertama,
sinyal input D terhubung dengan umpan balik dari keluaran Q' dari blok DFF pertama,
sementara masukan Clock dihubungkan langsung. Output Q dari blok pertama akan berperan
ganda sebagai masukan D untuk blok DFF kedua dan juga sebagai output Q1 dari rangkaian
pembagi frekuensi. Blok DFF kedua juga melakukan hal serupa dengan menghubungkan sinyal
Q' dari bloknya ke masukan D, dan output Q dari blok ini akan menjadi output Q2 dari
rangkaian pembagi frekuensi. Dengan cara ini, rangkaian ini berfungsi untuk membagi
frekuensi dengan dua output terpisah, Q1 dan Q2.
Dalam percobaan rangkaian DFF pembagi frekuensi menggunakan PSoC, hasil percobaan
menghasilkan pola keluaran yang terstruktur. Ketika input CLK awalnya 0, kedua keluaran Q1
dan Q2 juga berada dalam keadaan standby yaitu 0. Saat CLK beralih ke 1, Q menjadi 1 dan
Q2 tetap 0. Selanjutnya, ketika CLK kembali ke 0, Q1 dan Q2 tetap pada keadaan sebelumnya
(memory). Pada perubahan berikutnya, ketika CLK kembali menjadi 1, terjadi perubahan
dengan Q1 = 0 dan Q2 = 1, yang tetap terjaga ketika CLK berubah menjadi 0 lagi. Kemudian
ketika CLK berubah menjadi 1, Q1 = 1 dan Q2 = 1, yang tetap terjaga ketika CLK berubah
menjadi 0 lagi. Pola ini berulang dengan setiap perubahan CLK berikutnya dan tercatat pada
Tabel 5.
Tabel 5. Hasil percobaan pembagi frekuensi dengan DFF dan clock
CLK
Q1
Q2
4. Kesimpulan
Berdasarkan hasil percobaan yang telah dilakukan, terdapat beberapa kesimpulan penting
mengenai penggunaan rangkaian flip-flop dan latch dalam konteks logika sekuensial.
Rangkaian flip-flop, sebagai komponen utama dalam logika sekuensial, memiliki dua output
yang saling berlawanan dan dua keadaan stabil, yaitu 0 dan 1, sehingga memiliki kemampuan
untuk "mengingat" keadaan sebelumnya. Terdapat empat jenis utama dari flip-flop, seperti
SRFF, DFF, JKFF, dan TFF.
Perbedaan prinsip kerja antara flip-flop dan latch sangat signifikan. Flip-flop
membutuhkan sinyal clock sebagai pengatur perubahan output, yang hanya terjadi saat terjadi
transisi pulsa clock dari tinggi ke rendah atau sebaliknya. Flip-flop memiliki dua input data dan
satu input clock. Sementara itu, rangkaian latch hanya memiliki dua input data tanpa
ketergantungan pada sinyal clock, sehingga responsnya lebih instan.
Tabel kebenaran dari kedua jenis rangkaian ini mencerminkan perilaku dan karakteristik
mereka terkait dengan input dan keadaan output sebelumnya. Hasil percobaan yang diperoleh
sesuai dengan tabel kebenaran masing-masing rangkaian, menunjukkan reliabilitas dan
konsistensi operasi mereka dalam konteks sekuensial.
Selain itu, penting untuk diingat bahwa baik rangkaian flip-flop maupun latch memiliki
aplikasi yang luas dalam berbagai bidang, termasuk penggunaan dalam pencacah sinyal,
pembagi frekuensi, penyimpanan data, register pergeseran, transfer data, tombol eliminasi
bounce, pemicu alarm, pengatur sinkronisasi data, serta digunakan dalam berbagai perangkat,
seperti sistem lampu lalu lintas, kalkulator, lampu indikator baterai, papan skor digital, jam
digital, timbangan digital, memori digital sederhana, dan sebagainya. Oleh karena itu, kedua
jenis rangkaian ini memiliki peran yang sangat penting dalam berbagai aspek teknologi dan
elektronika.
 Daftar Pustaka

[1] T. L. Floyd, Digital Fundamentals, 11th ed. Pearson, 2018.

[2] A.K. Maini, Digital Electronics: Principles, Devices and Applications. England: Wiley,
2007.

[3] M.M. Mano, M. D. Ciletti, Digital Design: With An Introduction to The Verilog HDL, 5th
ed. New Jersey: Pearson, 2013.

Lampiran

a. Penilaian peer-to-peer
No Nama Nilai Deskripsi
1 M. Zukry Dinata 95 Membuat dan mengujicoba rangkaian
2 Prasmowo Noer F. N 94 Membuat dan mengujicoba rangkaian
3 Naufal Suryo Saputro 97 Membuat dan mengujicoba rangkaian
4 Bagus Jagad P 98 Membuat dan mengujicoba rangkaian
5 Nurin Ni'matullaily 96 Membuat dan mengujicoba rangkaian
6 Yudistira Adyatma W 95 Membuat dan mengujicoba rangkaian
7 MuhammadTsaqif H 94 Membuat dan mengujicoba rangkaian
8 Muhammad Rifqy Aulia 98 Membuat dan mengujicoba rangkaian
9 Nurrizky Ajihan 97 Membuat dan mengujicoba rangkaian