LAPORAN PRAKTIKUM

FLIP-FLOP
CLOCKED R-S FF, D FF, J-K FF, T FF

Nama : Ridwan
NIM : 17502241024

Prodi Pendidikan Teknik Elektronika S1

Jurusan Pendidikan Teknik Elektronika Dan Informatika
Fakultas Teknik
Universitas Negeri Yogyakarta
2018
TUJUAN PERCOBAAN
1. Memahami kerja rangkaian Latch yang tersusun dari NAND dan NOR gate.
2. Memahami cara kerja rangkaian Clocked R-S Flip-Flop dari NAND dan NOR
gate.
3. Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop dari NAND gate dan IC
7474.
4. Menjelaskan sifat dan cara kerja rangkaian J-K Flip-Flop dari IC 7473.
5. Merangkai, menganalisa, menjelaskan sifat, dan cara kerja rangkaian T Flip-Flop.

ALAT DAN BAHAN PERCOBAAN

1. Digital Trainer
2. IC TTL tipe : SN 7400 (NAND GATE)
3. IC TTL tipe : SN 7402 (NOR GATE)
4. IC TTL tipe : SN 7404 (NOT GATE)
5. IC TTL tipe : SN 7474 (D FF)
6. IC TTL tipe : SN 7473 (J-K FF)
7. Tools Kit
 MODUL 7 (LANTCH/ PENAHAN/ PENGUNCI)
A. DASAR TEORI
1. NAND GATE LATCH
Rangkaian dasar Flip-Flop dapat disusun dari dua buah NAND gate atau
NOR gate. Apabila disusun dari NAND gate, disebut dengan NAND Latch atau
secara sederhana disebutlatch, seperti ditunjukkan pada gambar 7.1 (a). Dua
buah NAND gate disilangkan antaraoutput NAND gate-1 dihubungkan dengan
salah satu input NAND gate-2, dan sebaliknya. Output gate (output latch) diberi
nama Q dan Q’. Pada kondisi normal kedua output tersebut saling berlawanan.
Input latch diberi nama SET dan RESET.
Gambar 7.1 (b) menunjukkan symbol dari NAND gate latch.Gambar 7.1 NAND
gate Latch.

7.1 (a) 7.1 (a)

Tabel kebenaran
Set Reset Keluaran FF
1 1 Q (tak berubah)
0 1 Q=1, Q’=0
1 0 Q=0, Q’=1
0 0 Tak Tentu

2. NOR GATE LATCH

Dua buah NOR gate yang paling disilangkan dikenal sebagai NOR gate
latch, dengan dua buah output Q dan Q’ yang saling berlawanan serta dua buah
input SET dan RESET, seperti ditunjukkan pada gambar 7.2. Jika logika 1
diberikan pada input S, maka kondisi ini menyebabkan FF di set ke 1 (Q=1).
Jika logika 1 diberikan ke input R, maka kondisi ini menyebabkan FF di reset ke
0 (Q=0).
 Gambar 7.2 NOR gate Latch
Tabel kebenaran
Set Reset Keluaran FF
0 0 Q (tak berubah)
1 0 Q=1, Q’=0
0 1 Q=0, Q’=1
1 1 Tak Tentu

B. LANGKAH PERCOBAAN
1. Buatlah rangkaianseperti pada gambar 7.1 (a) dan 7.1 (b).
2. Berilah input Set (S) dan Reset (R) dengan menggunakan input logic pada
digital trainer.
3. Amati dan catat logika Q dan Q’ untuk setiap perubahan input.
4. Catat hasilnya.
C. DATA

D. PERTANYAAN DAN TUGAS

 Cara kerja dan perbedaan antara NAND latch dengan NOR latch dapat
digambarkan dalam bentuk dalam tabel kebenaran
Tabel kebenaran NAND latch
Set Reset Keluaran FF Keterangan
1 1 Q (tak berubah) Tidak mempengaruhi keadaan FF (tetap pada
keadaan sebelumnya)
0 1 Q=1, Q’=0 Tidak peduli FF sebelumnya (stting FF tinggi/1)
1 0 Q=0, Q’=1 Tidak peduli FF sebelumnya (stting FF rendah/0)
0 0 Tak Tentu Tak tentu dan seharusnya tidak digunakan
Tabel kebenaran NOR latch
Set Reset Keluaran FF Keterangan
0 0 Q (tak berubah) Tidak mempengaruhi keadaan FF (tetap pada
keadaan sebelumnya)
1 0 Q=1, Q’=0 Tidak peduli FF sebelumnya (stting FF tinggi/1)
0 1 Q=0, Q’=1 Tidak peduli FF sebelumnya (stting FF rendah/0)
1 1 Tak Tentu Tak tentu dan seharusnya tidak digunakan
Harga 1 pada set atau reset, yang digunakan untuk mengubah FF, dapat
merupakan suatu tegangan DC atau pulsa sesaat.
Dalam tabel kebenarean tersebut sifat dari NAND latch berbanding terbalik
dengan sifat yang dimiliki NOR latch
E. KESIMPULAN
Dari percobaan yang telah dilakukan dapat disimpulkan bahwa pada
rangkaian tersebut terdapat 2 input yaitu S (Set) dan R (Reset) yang mana juga
mempunyai 2 output yaitu Q dan Q’. Rangkain Flip-flop tersebut dapat dibentuk
dari kombinasi dua gerbang NAND atau gerbang NOR dengan karakteristiknya
masing masing. IC yang dipakai untuk rangkaian SR flip-flop tersebut dapat
menggunakan IC 7400 NAND dan IC 7402 NOR.
 MODUL 8 (CLOCKED R-S FLIP-FLOP)
A. DASAR TEORI
1. Clocked RS Flip-Flop dengan NOR gate
Clocked RS Flip-Flop merupakan suatu latch yang dilengkapi dengan sebuah
terminaluntuk pulsa clock. Pulsa clock tersebut akan mengatur keadaan SET
ataupun RESET dariFlip-Flop ini, yang juga tergantung dari keadaan logic pada
terminal-terminal input R dan Snya.
Apabila pulsa clock berada pada keadaan logic 0, maka perubahan keadaan
logic pada terminal input R dan S tidak akan mengakibatkan perubahan pada
input Q dan Q’.
Tetapi bila pulsa clock berada pada keadaan logic 1, maka perubahan-
perubahan pada input R dan S akan mengakibatkan perubahan pada output Q
dan Q’. Perubahan tersebut sesuai dengan sifat latch pembentuknya.Clocked RS
Flip-Flop akan berada pada keadaan SET (Q=1) bila pulsa clock beradapada
keadaan 1 dan input S juga berada pada keadaan SET (Q=1) bila pulsa clock
beradapada keadaan q dan input S juga berada pada keadaan logic 1. Sedangkan
keadaan RESET(Q=0) akan terjadi jika pulsa clock berada pada keadaan logic 1
dan input R berada padakeadaan logic 1.
2. Clocked RS Flip-Flop dengan NAND gate
Selain dengan menggunakan NOR gate, Clocked RS Flip-Flop juga dapat
dibentukdengan menggunakan NAND gate. Clocked RS Flip-Flop akan berada
pada keadaan SET (Q=1) bila pulsa clock berada pada keadaan 1, dan input S
juga berada pada keadaan logic 1.Sedangkan keadaan RESET (Q=0) akan
terjadi jika pulsa clock berada pada keadaan logic 1dan input R juga berada
pada keadaan logic 1.
B. LANGKAH PERCOBAAN
1. Buatlah rangkaian seperti pada gambar.
Clocked RS Flip-Flop dengan NAND gate

Clocked RS Flip-Flop dengan NOR gate

2. Hubungkan terminal input S, R, dan Clock ke unit input yang ada pada trainer
digital.
3. Periksa kembali rangkaian, jika sudah benar nyalakan power supply.
4. Berilah masukan logik seperti pada tabel ke terminal input S, R, dan Clock.
Catat kondisi outputnya.
5. Matikan power supply.
C. DATA
D. PERTANYAAN DAN TUGAS
1. Cara kerja rangkaian diatas adalah Pada dasarnya cara kerja dari Clocked RS
Flip-flop hampir mirip dengan RS flip-flop biasa hanya saja pada Clocked RS
Flip-flop memiliki inputan tambahan yaitu sinyal clock untuk mengubah nilai yang
ada. Pada rangkaiannya juga terdapat penambahan berupa penambahan dua
gerbang NAND pada RS flip-flop dari gerbang NAND. Clocked RS Flip-Flop
akan berada pada keadaan SET (Q=1) bila pulsa clock berada pada keadaan 1 dan
input S juga berada pada keadaan logik 1. Sedangkan keadaan RESET (Q=0) akan
terjadi jika pulsa clock berada pada keadaan logik 1 dan input R juga
berada pada keadaan logik 1.
2. Perbedaan yang terdapat diantara rangkaian Clocked RS FF dengan RS FF
biasa yaitu pada Clocked RS FF terdapat 3 inputan sedangkan pada RS FF
biasa memiliki 2 inputan

E. KESIMPULAN
 MODUL 9 (D FLIP-FLOP)
A. DASAR TEORI
1. D FLIP-FLOP DENGAN NAND GATE
D Flip-Flop merupakan suatu RS Flip-Flop yang ditambah dengan suatu
inverter pada RESET inputnya. Sifat dari suatu D FF adalah: Output Q akan berada
pada keadaan logic(Q=1) bila input D dan pulsa clock dalam keadaan logic 1. Dan
bilamana input D dalam keadaan logic 0, maka D FF ini akan berada dalam
keadaan RESET (Q=0). Jika Clock berada pada kondisi logic 0, maka perubahan
logic pada input D tidakakan mempengaruhi outputnya.
2. D FLIP-FLOP DENGAN IC 7474
Di dalam sebuah IC tipe 7474, terdapat 2 buah D FF yang memiliki terminal
CLEAR dan PRESET. Apabila diberikan logic 0 ke terminal CLEAR maka output
Q akan berada pada keadaan logic 0. Jika terminal PRESET diberi logic 0, maka
ouput Q akan berlogika 1 (SET). Fungsi dari terminal-teminal input lainnya, yaitu
Clock dan Data (D), sama dengan D FF biasa. Keadaan-keadaan logic yang
terdapat pada input D akan diteruskan ke output Q pada saat pulsa clock berubah
dari keadaan logic 0 ke keadaan logicD FF ini dapat digunakan untuk membuat
rangkaian-rangkaian antara lain Shift Resgister, counter.
B. LANGKAH PERCOBAAN
1. Buatlah rangkaian seperti pada gambar.

2. Hubungkan terminal input D dan Clock ke unit input yang ada pada trainer
digital.
3. Periksa kembali rangkaian, jika sudah benar nyalakan power supply.
4. Berilah masukan logik seperti pada tabel ke terminal input D dan Clock. Catat
kondisi outputnya.
5. Matikan power supply.
C. DATA
D. PERTANYAAN DAN TUGAS
Fungsi Clock, Clear, Dan PRESET dari D Flip-Flop yaitu Preset berfungsi
memberikan nilai set awal. Clear memberikan nilai reset awal, Clock adalah pengaruh
aksi Preset dan Clear pada rangkaian tersebut.

E. KESIMPULAN
Dari data percobaan yang telah dilakukan dapat disimpulkan bahwa D Flip-Flop
merupakan modifikasi dari SR flip-flop dengan tambahan gerbang NOT (dengan
menggunakan gerbang NAND) sebagai pembalik pada masukan R sehinga R
merupakan komplemen dari masukan S. Pada dasarnya sebuah flip-flop memiliki dua
input, pada FF D input yang dibutuhkan hanyalah 1. Dengan modifikasi tambahan
pada FF SR dengan NOT Gate, input D akan mengontrol kondisi set dan reset gate.
 MODUL 10 (CLOCKED J-K FLIP-FLOP)
A. DASAR TEORI
Gambar 10.1 (a) menunjukkan seubah Clocked JK FF yang ditrigger oleh sisi
menuju positip dari pulsa cock. Input– input J dan K mengontrol keadaan FF
dengan cara yang sama seperti input-input S dan R kecuali satu perbedaaan utama:
keadaan J=K=1 tidak menghasilkan suatu output yang tidak menentu. Untuk
keadaan ini FF akan selalu berada dalam keadaan yang berlawanan.

Gambar 10.1 Clocked JK Flip-Flop

Bekerjanya FF ini ditunjukkan oleh bentuk gelombang pada gambar 10.2, yang
dapatdianalisa sebagai berikut:
1) Mula-mula semua input adalah 0 dan output Q sama dengan 1
2) Apabila terjadi sisi menuju positif dari pulsa clock pertama berlangsung pada
kondisi J=0 dan K=1, maka output Q=0.
3) Pulsa clock kedua mendapatkan J=0 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q tetap berada pada kondisi sebelumnya
yaituQ=0.
4) Pulsa clock ketiga mendapatkan J=1 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q=1.
5) Pulsa Clock keempat mendapatkan J=1 dan K=1 pada saat melakukan transisi
positipnya, ini menyebabkan FF toggle sehingga output Q berlawanan dari
kondisi sebelumnya yaitu menjadi Q=0.

Gambar 10.2 Bentuk Gelombang

 Dari bentuk gelombang ini hendaknya diperhatikan bahwa FF tidak
terpengaruh oleh sisi menuju positip dari pulsa clock. JK FF adalah jauh klebih
baik dari pada SR FF karena tidak mempunyai keadaan kerja yang tidak
menentu. Keadaan J=K=1, yang menghasilkan operasi toggle, sangat banyak
ditemukan pemakiannya di dalam semua jenis alat hitung biner. Oleh karena
itu, JK FF digunakan secara luas oleh hamper semua sisitem-sistem digital.
B. LANGKAH PERCOBAAN