MODUL 2

FLIP-FLOP
2.1 Tujuan
Mengenal dan memahami macam-macam Flip-Flop (FF) dan cara
kerjanya, yaitu FF SR, FF D dan FF JK.
2.2 Dasar Teori
Rangkaian sekuensial merupakan rangkaian logika yang dapat
menyimpan nilai logika data digital (‘0’ dan ‘1’). Rangkaian kombinasional
maupun rangkaian sekuensial akan selalu digunakan dalam sistem digital
karena rangkaian kombinasional akan berfungsi sebagai pengontrol data
masukan maupun data keluaran dari rangkaian sekuensial, dan rangkaian
sekuensial berfungsi untuk menyimpan data logika. Rangkaian logika
sekuensial sebagai penyimpan data yang paling sederhana dan menjadi dasar
pembentuk rangkaian sekuensial lainnya adalah Flip-Flop atau disingkat FF.
Gambar 2.1 menunjukkan simbol FF secara umum.


 Q

Flip-Flop

Gambar 2.1 Bagan FF secara umum

Secara umum, sebuah FF memiliki beberapa buah masukan dan dua
buah keluaran yaitu Q dan Qt . Logika kedua keluaran FF tersebut
saling berlawanan. keluaran Q adalah keluaran FF secara normal sedangkan
Qt adalah inversi dari keluaran normal FF (Q). FF terdapat dua kemungkinan
keadaan (state), yaitu SET dan RESET. SET adala ketika nilai logika adala
‘1’ (High). Dan RESET adalah keadaan ketika nilai logika adala ‘0’ (Low).
Selain menghasilkan kondisi SET dan RESET, FF juga memiliki fungsi untuk
menyimpan data sehingga FF disebut juga Latch.
2.2.1 CLOCK
Clock berfungsi sebagai sinyal untuk mengatur kapan suatu sistem
digital bekerja. Sinyal clock yang digunakan adalah sinyal pulsa yang
memiliki nilai ‘0’ dan ‘1’.keluaran sisitem digital digerakkan saat
transisi perubahan nilai logika dari sinyal clock. Pada sinyal clock
terdapat dua transisi, yaitu transisi positif dan transisi negative. Transisi
positif terjadi ketika sinyal clock berubah dari ‘0’ menjadi ‘1’ dan
transisi negative terjadi ketika sinyal clock berubah dari ‘1’ menjadi
‘0’ seperti yang ditunjukkan pada gambar 2.2

Gambar 2.2 Sinyal Clock

2.2.2 FLIP-FLOP SET RESET

Set-Reset FF atau lebih dikenal dengan sebutan SR FF adalah sebuah FF
yang memiliki kondisi keluaran SET dan RESET. SR FF dapat dibangun dari
dua buah gerbang logika NAND atau dua buah gerbang logika NOR.

Tabel 2.1 Kebenaran logika FF SR (gerbang NAND)

S R Qn n Keteranga
n

0 0 1 1 Invalid

0 1 1 0 Set
 1 0 0 1 Reset

1 1 Qn- n- Menahan
1 1

Tabel 2.2 Kebenaran logika FF SR (gerbang NOR)

S R Qn n Keteranga
n

0 0 Qn- n- Menahan
1 1

0 1 0 1 Reset

1 0 1 0 Set

1 1 0 0 Invalid

2.2.3 FLIP-FLOP D
Adanya kondisi invalid atau kondisi yang tidak boleh terjadi pada FF
yang memiliki dua keluaran yang saling berlawanan. Pada FF D kondisi
invalid dapat dihindari, karena FF D dapat dibangun dari FFSR dengan
menambahkan sebuah gerbang NOT pada bagian masukan FF SR. Masukan
R diperoleh dari hasil pembalikan masukan s, sehingga masukan pada FF
D hanya satu buah yaitu masukan D dengan keluaran dan .Kondisi yang
dapat terjadi pada FF D adalah kondisi SET dan RESET, sedangkan kondisi
menahan data hanya terjadi saat logika clock tidak aktif. Kemungkinan
perubahan data dapat dilihat pada tabel 2.3.

Tabel 2.3 Kebenaran Logika FF D

Clk D Qn Keterangan

0 X Qn-1 Menahan Q
 0 0 Reset: Q = 0

1 1 Set : Q = 1

2.2.4 FLIP-FLOP JK
FF JK merupakan FF yang meimiliki dua buah masukan, yaitu J dan K
dan dua buah keluaran, yaitu Q dan Pada FF JK terdapat empat kondisi
seperti halnya pada FF SR. Namun, pada FF SR dengan menambahkan dua
gerbang logika NAND sebagai pengontrol kondisi masukan agar tidak terjadi
kondisi invalid pada FF SR. kemungkinan logika Q dan Qt pada rangkaian FF
JK di atas dapat disusun seperti pada Tabel 2.2.

Tabel 2.4 Kebenaran logika FF JK

J K Qn Keterangan

0 0 Qn-1 Menahan Q
0 1 0 Reset: Q = 0

1 0 1 Set : Q = 1

1 1 Toggl Berubah Kondisi

e

Tabel kebenaran untuk FF JK dengan sinyal clock aktif High dan FF JK

dengan sinyal clock aktif High dapat dilihat berturut-turut pada tabel 2.5 dan
2.6.
 Tabel 2.5 Logika kebenaran FF JK dengan sinyal clock aktif high

Clk J K Qn Keterangan

0 0 Qn Menahan Q

0 1 0 Reset: Q = 0

1 0 1 Set : Q = 1

1 1 Togl Berubah Kondisi

Tabel 2.6 Logika kebenaran FF JK dengan sinyal clock aktif low

Clk J K Qn Keterangan

0 0 Qn Menahan Q

0 1 0 Reset: Q = 0

1 0 1 Set : Q = 1

1 1 Toggl Berubah Kondisi

e
 2.2.5 FLIP-FLOP T
Flip-Flop T merupakan sebuah FF yang memiliki sebuah masukan,
yaitu T dan dua buah keluaran yaitu Q dan Qt . FF T dapat dibangun dari
Flip-Flop JK dengan cara menggabungkan masukan J dan K sehingga hanya
akan diperoleh kondisi menahan (hold) atau toggle.
 Tabel 2.7 Logika kebenran FF T

Clk T Qn Keterangan
0 Qn-1 Menahan Q

1 Toggl Berubah Kondisi

e

2.2.6 Masukan Asinkron

Sinyal masukan sinkron adalah sinyal masukan yang akan mempengaruhi
hasil pada sinyal keluaran masing-masing FF ketika sinyal masukan clock
aktif.
Sinyal masukan asinkron adalah sinyal masukan yang akan
mempengaruhi kondisi sinyal keluaran masing-masing FF pada saat sinyal
masukan asinkron aktif, tanpa menunggu sinyal masukan clock aktif.
Kedua sinyal asinkron tersebut adalah sinyal masukan Preset (PRE) dan
Clear (CLR). Sinyal masukan (PRE) berfungsi untuk menghasilkan
kondisi sinyal keluaran Q berlogika ‘1’ sedangkan sinyal masukan
(CLR) berfungsi untuk menghasilkan kondisi sinyal berlogika ‘0’.

Tabel 2.8 Kemungkinan sinyal masukan asinkron pada FF JK

PR CL Qn Keterangan
E R

1 1 Qn+ FF JK bekerja secara normal

1 sesuai masukan asinkron

0 1 1 S t: = ‘1’

1 0 0 R t: = ‘0’

0 0 X Kondisi masukan yang

dilarang
2.3 Hasil Percobaan
2.3.1 Percobaan Pertama

Gambar 2.3.1 Rangkaian RS Flip Flop

Gambar 2.3.2 Grafik Clock Rangakaian RS Flip Flop
Tabel 2.3.1 Pengujian Percobaan Rangkaian RS Flip Flop
S R Q1 Q2

0 1 0 1

0 0 0 1

1 0 1 0

1 0 1 0

0 1 0 1

0 1 0 1

2.3.2 Percobaan Kedua

Gambar 2.3.3 Rangkaian RS Flip Flop dengan Clock
 Gambar 2.3.4 Grafik Clock Rangakaian RS Flip Flop dengan
Clock
Tabel 2.3.2 Pengujian Percobaan Rangkain RS Flip Flop dengan Clock

Ck S R Q QN
2.3.3 0 0
0 0 1

0 0 0 0 0

0 0
0 1 0

0 1 0 0 0

0 0
1 0 0
0 1
1 0 1
1 1
1 1 1
1 1
1 0 0
0 1
1 0 1

Percobaan Ketiga.
Gambar 2.3.5 Rangkaian D Flip Flop
 Gambar 2.3.6 Grafik Clock Rangakaian D Flip Flop

Tabel 2.3.3 Pengujian Percobaan Rangkaian D Flip Flop

Ck D F1 F2

0 1 0 1

0 0 0 1

1 0 0 1

1 0 0 1

0 0 0 1

0 1 0 1

1 1 1 0

0 0 1 0

0 1 1 0

2.3.4 Percobaan Keempat

Gambar 2.3.7 Rangkaian JK Flip Flop

 Gambar 2.3.8 Grafik Clock Rangakaian JK Flip Flop

Tabel 1.3.4 Pengujian Percobaan Rangkaian JK Flip Flop

Ck J K 1Q 2Q

0 0 0 0 1

1 0 0 0 1

0 1 0 0 1

1 1 0 1 0

0 0 1 1 0

1 0 1 0 1

0 1 1 0 1

1 1 0 1 0

0 0 0 1 0

1 1 1 0 1

0 0 1 0 1

1 0 1 1 0

0 1 1 1 0
2.4 PEMBAHASAN DAN ANALISIS

2.4.1 PERCOBAAN PERTAMA

Pada percobaan ini kita akan melakukan pengujian cara kerja RS Flip
Flop menggunakan Altera dan aplikasi Quartus ii. Sebelum mulai kita rangkai
dahulu rangkaian RS Flip Flop seperti pada gambar 2.3.1.
Dari gambar 2.3.2 di atas bisa kita lihat bahwa Output Q dan QN
mempunyai hasil yang berlawanan, mula mula pada saat R bernilai 0 dan S
bernilai 0, Output pada Q dan QN tidak muncul hal ini dikarenakan belum
adanya data yang keluaran yang harus ditampilkan. Pada saat S bernilai 1 dan
R bernilai 0 maka Q akan bernilai 1 dan QN akan bernilai 0, hal ini karena
input S bertindak sebagai Set yang berarti akan menghasilkan keluaran 1 pada
Q. Lalu saat S bernilai 0 da R bernilai 1, Q akan bernilai 0 dan QN akan
bernilai 1, hal ini dikarenakan R bertindak sebagai Reset yang akan
menghapus keluaran pada Q. Ketika R bernilai 1 dan S bernilai 1, maka Q dan
QN akan bernilai 1 juga, hal ini merupakan suatu pertentangan karena
mengandun pengertian bahwa kita berupaya untuk memperoleh keluaran Q
serentak sama dengan 1 dan sama dengan 0.

2.4.2 PERCOBAAM KEDUA

Pada percobaan ini kita akan melakukan pengujian cara kerja RS Flip
Flop dengan Clock menggunakan Altera dan aplikasi Quartus ii. Sebelum
mulai kita rangkai dahulu rangkaian RS Flip Flop seperti pada gambar 2.3.3.
Dari gambar 2.3.4 di atas bisa kita lihat bahwa Output Q dan QN akan
menghasilkan perubahan suatu Output apabila CK (Clock) dalam keadaan 1.
Untuk Output yang di hasilkan oleh Q dan QN adalah hampir sama dengan
hasil Output dari RS Flip Flop. Namun perubahan output sangat di pengaruhi
oleh masukan dari CK, saat CK bernilai 0 maka perubahan apapun yang
terjadi pada R maupun S tidak akan di tanggapi, apabila CK bernilai 1 maka
perubahan pada R dan S akan langsung di tampilkan pada Q dan QN.
 2.4.3 PERCOBAAN KETIGA

Pada percobaan ini kita akan melakukan pengujian cara kerja D Flip Flop
menggunakan Altera dan aplikasi Quartus ii. Sebelum mulai kita rangkai
dahulu rangkaian D Flip Flop seperti pada gambar 2.3.5
Dari gambar 2.3.6 di atas bisa kita lihat bahwa Output Q dan QN akan
berubah ketika CK bernilai 1. Dalam percobaan ini nilai CK menjadi penentu
perubahan keluaran pada Q dan QN, saat CK bernilai 0 maka perubahan nilai
apapun pada D tidak akan menyebabkan Output pada Q dan QN berubah,
namun saat CK bernilai 1 maka saat D bernilai 1 Q akan bernilai 1 dan QN
bernilai 0, saat D bernilai 0 maka Q akan bernilai 0 dan QN bernilai 1.

2.4.4 PERCOBAAN KEEMPAT

Pada percobaan ini kita akan melakukan pengujian cara kerja JK Flip
Flop menggunakan Altera dan aplikasi Quartus ii. Sebelum mulai kita rangkai
dahulu rangkaian JK Flip Flop seperti pada gambar 2.3.5
Dari gambar 2.3.6 di atas bisa kita lihat bahwa Output Q dan QN akan
menghasilkan perubahan suatu Output apabila CK (Clock) dalam keadaan 1.
Untuk Output yang di hasilkan oleh Q dan QN adalah hampir sama dengan
hasil Output pada RS Flip Flop. Namun perubahan output di pengaruhi oleh
masukan dari CK, saat CK bernilai 0 maka perubahan apapun yang terjadi
pada J maupun K tidak akan di tanggapi, apabila CK bernilai 1 maka
perubahan pada J dan K akan langsung di tampilkan pada Q dan QN. Pada JK
flip flop ketika CK bernilai 1 dan J serta K bernilai 1 juga, akan terjadi yang
Namanya toogl yaitu kondisi keluaran yang berkebalikan dari kondisi
sebelumnya.
2.5 KESIMPULAN

Flip flop adalah rangkaian elektronika yang memiliki dua kondisi stabil
dan dapat digunakan untuk menyimpan Informasi. Flip Flop merupakan
pengaplikasian Gerbang Logika yang bersifat Multivibrator Bistabil. Flip Flop
terbagi menjadi beberapa jenis diantaranya RS Flip Flop, D Flip Flop, dan JK
Flip Flop. Pada rangkaian RS Flip Flop apabila masukan R = 1 dan S=1 akan
mengasilkan Q=QN=1, hal ini merupakan kondisi terlarang atau forbidden.
Kondisi ini dapat diatasi oleh rangkaian JK Flip Flop.