BAB V

FLIP – FLOP

Rangkaian Dasar untuk menyimpan informasi (memori) dalam sistem digital

disebut Flip-Flop. Flip-Flop dapat dibangun dari gerbang NAND dan NOR. Ada
beberapa jenis Flip-Flop seperti : FF RS, FF D, FF JK dll.

5.1 FLIP – FLOP RS

Dua saluran masukkannya ditandai dengan Reset (R) dan Set (S), dan logika
keluarannya saling berlawanan, biasanya ditandai dengan Q dan Q

S=0
Q= 11
0 S Q
Q= 00
1

R Q

1
Q= 00
R=0 0 Q= 11

Gambar FF RS dari gerbang NOR Simbol FF R - S

Tinjaulah S dan R keduanya berharga 0, jika Q berharga 1 maka Q berharga 0,

jika Q = 0 maka Q = 1 , sehingga untuk S dan R = 0, maka harga Q tidak berubah (No
Change, disingkat NC). Dengan cara yang sama untuk input logika yang lain maka
diperoleh seperti tabel kebenaran berikut:

Tabel kebenaran FFRS, NOR

R S Q
0 0 NC (No Change)
0 1 0
1 0 1
1 1 NA ( No Allowed)

62
 Gambar (a) Rangkaian dasar RS Flip-Flop (b) Simbol

Asumsikan bahwa input S adalah tinggi dan input R adalah rendah. Sebuah logika
0 diberikan pada input gerbang NAND 1 selalu memberikan output 1, maka Q adalah 1.
Q diumpan balikkan ke input gerbang NAND 2. Selama input S adalah 1, maka output
Q adalah 0. kondisi ini tetap dipertahankan hingga sinyal pada input R dirubah.

Tabel kebenaran FFRS, NAND

R S Q
0 0 NA ( No Allowed)
0 1 1
1 0 0
1 1 NC (No Change)

5.2 TRIGGERED / CLOCK

Merupakan sinyal listrik diskrit berbentuk gelombang kotak bertegangan positif
yang digunakan untuk mentrigger FF.

Ujung Positif
1 2 3
(Aktif tinggi)

Ujung
Negatif
(Aktif
rendah)

63
FF akan memindahkan data dari masukan ke keluaran menggunakana refreasi clock
pada ujung positif disebut dengan FF yang dipicu ujung positif (Positive – edge
triggered FF), Sedangkan FF yang memindahkan data masukkan ke keluaran
menggunakan refrensi ujung negatif disebut dengan Negative – edge triggered FF.
Banyak bentuk rangkaian elektronik yang membangkitkan pulsa clock ini, misalnya
multi vibrator astabil, bistabil, ataupun monostabil menggunakan IC NE555, 7412,
4029, dan lain sebagainya.

5.3 Pewaktu (Timer) 555

IC 555 merupakan pewaktu (timer) yang sangat serbaguna sehingga dapat

dipakai untuk berbagai penerapan. Dengan menembahkan beberapa resistor dan
kapasitor, IC ini dapat berfungsi sebagai multivibrator, picu scimit, untuk modulasi
lebar pulsa dan penundaan waktu (time delay) pulsa.

Pewaktu (Timer) 555 Sebagai Multivibrator Astabil

Multivibrator astabil dapat menghasilkan aliran pulsa yang kontinue, berbentuk
segi empat yang dapat berada pada dua keadaan. Akan tetapi keadaan kedua pulsa –
pulsa yang dihasilkan tidak berada pada keadaan stabil, seperti terlihat pada gambar :

64
 Kapasitor C mengisi muatan melalui tahanan R1 dan R2, sedangkan
pengosongan muatan hanya melalui tahanan R2. Dalam mode ini, tegangan kapasitor
dalam melakukan pengisian dan pengosongan berada diantara 1/3 dan 2/3Vcc. Saat
kapasitor mengisi muatan melalui R1 dan R2 tegangan naik secara eksponensial dengan
tetapan waktu  = (R1 + R2) C.

Waktu yang dibutuhkan pada saat tegangan mencapai 1/3 Vcc adalah :
1/3 Vcc = Vcc (1 – e –t/  )
1/3 = 1 - e –t/  )
2/3 = e –t/ 
ln 2/3 = –t/ 
t = 0,4055 (R1 + R2) C ………………………………. 2.1

Saat tegangan mencapai 2/3 Vcc waktu yang dibutuhkan untuk mengisi kapasitor
adalah :
2/3 Vcc = Vcc (1 – e –t/  )
2/3 = 1 – e –t/ 
1/3 = e –t/ 
ln 1/3 = –t/ 
t = 1, 0986 (R1 + R2) C . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2

65
Sehingga selang waktu pengisian kapasitor (keluaran tinggi) adalah :
T1 = waktu tegangan mencapai 2/3 Vcc – waktu tegangan mencapai 1/3 Vcc
T1 = (1,0986 – 0,4055) 
T1 = 0,6932 (R1 + R2) C . . . . . . . . . . . . . . . . . . . . . . . . .2.3
Tetapan waktu pengosongan kapasitor adalah  = R2 C

Waktu pengosongan pada saat tegangan mencapai 1/3 Vcc adalah :

1/3 Vcc = Vcc e –t/ 
1/3 = e –t/ 
ln 1/3 = –t/ 
t1/3 = 1,0986 R2 C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.4

Waktu pengosongan pada saat tegangan mencapai 2/3 Vcc adalah :

2/3 Vcc = Vcc e –t/ 
2/3 = e –t/ 
ln 2/3 = –t/ 
t2/3 = 0,4055 R2 C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.5
Sehingga selang waktu pengosongan (keluaran rendah) adalah :
T2 = t1/3 – t2/3
= (1,0986 – 0, 4055) 
= 0,6932 R2 C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.6

Sedangkan selang waktu total selama satu perioda adalah

T = T1 + T2
= 0,6932 (R1 + R2) C + 0,6832 R2 C
= 0,6932 (R1 + 2 R2) C . . . . . . . . . . . . . . . . . . . . … . . . . . .2.7
Maka frekwensi osilasinya adalah :
F = 1/T
1
= 0 , 6932 ( R 1  R 2 ) C

1,44
= . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.8
(R1  R 2)C

66
5.4 FLIP – FLOP R–S TRIGGERED
Merupakan FF dimana perubahan keluaran dari FF tersebut tergantung dari
pulsa clock selain dari data masukannya .

Flip flop RS aktif tinggi

Jika Clock = 0, G3 dan G4 akan disable dengan keluaran logika 1 tidak

tergantung pada logika input S dan R, jika Q = 1 dan Q = 0 maka keluaran G2 = Q =0

dan keluaran G1= Q=1. atau jika Q = 0 dan Q = 1 maka keluaran G2 = Q =1 dan
keluaran G1= Q=0, dikatakan bahwa keluaran Q tidak akan berubah dari logika semula,
keluaran Q akan berubah keadaan seperti pada tabel kebenaran berikut : ,

Tabel kebenaran FF RS Triggered :

Clk S R Q
0 X X Qn Tetap
1 0 0 Qn Tetap
1 0 1 0 Reset
1 1 0 1 Set
1 1 1 Tidak terdefinisikan

Clock 1 2 3 5
4

67
Flip flop RS aktif rendah

Jika Clock = 1, G3 dan G4 akan disable dengan keluaran logika 1 tidak

tergantung pada logika input S dan R, jika Q = 1 dan Q = 0 maka keluaran G2 = Q =0

dan keluaran G1= Q=1. atau jika Q = 0 dan Q = 1 maka keluaran G2 = Q =1 dan
keluaran G1= Q=0, dikatakan bahwa keluaran Q tidak akan berubah dari logika semula,
keluaran Q akan berubah keadaan seperti pada tabel kebenaran berikut : ,

Tabel kebenaran FF RS Triggered :

Clk S R Q
1 X X Qn Tetap
0 0 0 Qn Tetap
0 0 1 0 Reset
0 1 0 1 Set
0 1 1 Tidak terdefinisikan

Diagram waktu

Clock

68
5.5 D Flip-Flop
D Flip-Flop Merupakan modifikasi RS FF yang memakai clock, input R nya
diinverterkan seperti symbol berikut:

D CL a b Q Q
0 0 1 1 Nc
0 1 1 0 0
0 1 1 Nc
1 1 0 1 1

D FF diatas berdasarkan analisa dari table dibawahnya merupakan FF dengan clock

aktif tinggi, karena masukan akan sama dengan keluaran apabila CL berlogika 1,
sedangkan apabila CL berlogika 0 keluaran dari D FF tidak berubah keadaan Maka
tabel kebenarannya adalah:

D Qcl Q
0 0 Nc
0 1 0
1 0 Nc
1 1 0

69
5.6 T FF (TOGGLE FLIP – FLOP)

a
Q
Q
Cl
T T
Q

Q
b

T a b Q Q
…………… …………… …………… 1 0
1 1 0 0 1
1 0 1 1 0
1 1 0 0 1
1 0 1 1 0

Flip – Flop type T mempunyai satu input T (Toggle) akan menyebabkan perubahan
keadaan keluaran pada setiap pulsa masukkan.

5.7. J-K Flip – Flop

Flip –Flop type J- K mirip dengan FF type T dengan dua tambahan masukan
yaitu input J dan input K.

J
a
Q
J Q

CLK
K Q

Q
K b

70
Tabel Kebenaran
Clk J K Q
0 X X Nc
1 0 0 Nc
1 0 1 0
1 1 0 1
1 1 1 Toggle

5.8 PRESET DAN CLEAR

Jika diinginkan keluaran suatu FF pada keadaan berlogika tertentu, tanpa harus
menunggu atau melihat keadaan input FF dan clock, maka input FF ditambah 2 input
lagi yaitu preset dan clear. FF dalam keadaan preset adalah Q = 1 dan Q = 0 dengan
cara memberikan input preset (Pr) logika tertentu, jika diinginkan untuk membersihkan
keluaran FF atau mengclear FF yaitu membuat Q = 0 dan Q = 1 dengan cara
memberikan input clear logika tertentu. Logika tertentu tersebut adalah rendah/tinggi
Umumnya preset dan clear adalah aktif rendah yaitu saat preset berlogika rendah maka
keluaran Q berlogika 1 dan sebaliknya bila preset berlogika tinggi maka keluaran FF
tergantung dari logika input FF.
Jika sebuah FF memiliki preset dan clear . FF dalam keadaan preset adalah Q =
1 dan Q = 0 dengan memberikan input preset (Pr) logika 0 dan input clear berlogika 1,
atau mengClear FF dengan memberikan input preset (Pr) logika 1 dan input clear
berlogika 0
Preset
Preset

J
a
Q
J Q

CLK Clock

K Q

Q
K b

Clear Clear

71
Jika input preset dan input clear berlogika 1, maka FF akan berubah keadaan sesuai
dengan input J-K dan clock, keadaan ini disebut dengan keadaan anable yang
memungkinkan FF untuk berfungsi pada mode sinkron atau kedaan normalnya.

5.9 MASTER SLAVE FLIP – FLOP

Logika keluaran FF yang diumpan balikan pada masukkan akan mengubah
masukan, sehingga menyebabkan perubahan pada keluaran FF yang mengakibatkan
keluaran FF menjadi tidak jelas, untuk mengatasi hal ini dengan menggunakan master
slave FF.
P reset

J
a S
Q
C lock
M aster
S lave

K b R Q

C lear

Deretan dua bistabil S-R dihubungkan satu sama lain dengan keluaran dari
bistabil kedua (disebut master) yang diumpan balikkan dari bistabil pertama (disebut
slave), pulsa clock positif pada bistabil master dan di inverter oleh G1 Sebelum ke
bistabil slave, saat clk = 1 master akan enable dan keluaraanya berubah, tapi pulsa clk
ke slave Clk = 0. FF kedua disable, tidak ada perubahan keluaran, persoalan osilasi
terhindar karena tidak ada perubahan keluaran.
Ck = 0 dan Clk = 1, master disable dan slave enable, bisable slave yang merupakan S-
R FF akan berubah keluarannya sesuai dengan status masukkan yang sebelumnya telah
di set oleh master. Jika S = Qm = 1 dan R = Qm = 0 maka Q = 1 dan Q = 0 dan

sebaliknya. Nilai Qm dan Qm masing – masing akan ditransfer ke Q dan . Jadi tidak
ada osilasi karena tidak ada umpan balik ke masukkan S – R dari bistabil slave keluaran
Q tidak akan berubah tapi Qm mengikuti logika J – K, pada akhir pulsa clock nilai Qm
ditransfer ke Q.

72