FLIP-FLOP

Disusun Oleh:
1. Annisa Rama Dona
(4211414007)
2. Ana Pertiwi (4211414015)

Pengertian Flip-Flop
Flip-Flop atau latch merupakansirkuit elektronik
yang memiliki dua arus stabil dan dapat digunakan
untuk menyimpan informasi. Sebuah flip-flop
merupakan multivibrator-dwistabil. Sirkuit dapat
dibuat untuk mengubah arus dengan sinyal yang
dimasukkan pada satu atau lebih input kontrol dan
akan memiliki satu atau dua output. Ini merupakan
elemen penyimpanan dasar pada Logika Sekuensial.
Flip-flop dan latch digunakan sebagai elemen
penyimpan data, seperti penyimpan data yang
dapat digunakan untuk menyimpan memori, seperti
sirkuit yang dijelaskan pada logika sekuensial.

 Flip-flop dapat digunakan secara

sederhana yaitu dengan
menggunakan clock; sedangkan
yang paling sederhana dinamakan
latch.
[1] Kata "latch" lebih biasa
digunakan untuk menyimpan data
yang ada, sementara clocked
devices dapat dikategorikan
sebagai flip flop.[2]Saat digunakan
di mesin finite-state, hasil
keluaran dan state selanjutnya
bergantung bukan hanya kepada
keadaannya saat ini, namun juga
kepada state saat ini (dan, karena
itu, masukan sebelumnya).

Sebuah Flip Flop RS, yang dihubungkan

dengan Gerbang logika NOR

Karakteristik Flip-Flop
1. Flip-flop yang merupakan
peralatan bistable yang berarti
memiliki dua kondisi tetap yaitu
0 dan 1.
2. Flip-flop yang mempunyai dua
output yang salah satu
outputnya merupakan
komplemen output yang lain.

D Type Flip-flop
Data flip-flop memiliki
kemampuannya untuk 'latch' dan
ingat data, atau Penundaan flip-flop
karena mengingat data yang dapat
digunakan untuk membuat
keterlambatan dalam kemajuan
data yang melalui rangkaian dan
biasanya hanya dikenal sebagai D
Type.
D type flip-flop pada dasarnya
diaktifkan SR tinggi dengan
inverter tambahan karena bahwa
input S dan R tidak bisa keduanya
tinggi atau keduanya rendah pada
waktu yang sama.

Operasi D type Flip-Flop

Selama input rendah, perubahan pada input D membuat
perbedaan untuk output. D dasar Jenis flip-flop disebut
tingkat dipicu D type flip-flop karena apakah masukan D
aktif atau tidak tergantung pada tingkat logika
inputannya.
Asalkan masukan CK tinggi (pada logika 1), maka negara
mana logika di D akan muncul pada output Q dan (tidak
seperti SR flip-flop) Q adalah selalu kebalikan dari Q).
jika D = 1, maka S harus 1 dan R harus 0, karena Q SET
untuk 1.
Kalau tidak,
Jika D = 0 maka R harus 1 dan S harus 0, menyebabkan Q
diatur ulang ke 0.

Data Latch
Nama Data Latch
mengacu pada D Jenis
flip-flop yang tingkat
dipicu, karena data (1
atau 0) muncul di D
dapat dipegang atau
'terkunci' setiap saat
sementara masukan
CK adalah pada
tingkat tinggi (logika 1
).

Diagram Waktu untuk Tingkat

Dipicu D Jenis flip-flop

Toogle Flip-Flop
Flip-flop toogle adalah
komponen dasar dari
counter digital, dan
semua perangkat tipe D
beradaptasi untuk
penggunaan tersebut.
Ketika beralih flip-flop
digunakan sebagai
salah satu tahap
counter, Q output
perubahan keadaan
yang berlawanan, (ia
mengubah) tinggi atau
rendah pada setiap
pulsa clock.

Sebuah Edge Dipicu D Jenis

Dikonversi ke Flip-flop toogle

 sinyal clock memulai

perubahan pada tertentu
waktu, misalnya ketika
tepi naik terjadi, data
yang sebenarnya clock
menjadi masukan D
ketika CK gelombang
mencapai tertentu
tingkat tegangan . Di
gerbang seri 74HC
tingkat ini adalah 50%
dari V DD , seperti yang
diilustrasikan pada
Gambar diatas Ini
menunjukkan dalam
memperluas waktu
detail, transisi

Clocked Logika Set Up

 Misalnya, waktu antara titik (a) di Fig

diatas di mana D awalnya turun di bawah
50% dari V DD dan saat CK naik ke ambang
pemicu nya dari 50% V DD (titik b) disebut
himpunan waktu (t pengaturan atau t su ), dan
IC seri 74HC ini biasanya akan antara 5ns
dan 15ns.
Setelah titik pemicu harus ada jangka
waktu (b ke c pada Gambar. 5.3.9) di
mana data di D harus tetap pada tingkat
logika yang valid yang sama untuk

JK Flip-Flop

JK Flip-flop juga disebut

programmable flip-flop karena
menggunakan input, J, K, S dan R,
dapat dibuat untuk meniru
tindakan dari salah satu jenis flipflop lainnya.
konfigurasi dasar (tanpa S dan R
input) untuk JK flip-flop hanya
menggunakan empat gerbang
NAND. Pada Gambar. 1.1, dapat
dilihat bahwa meskipun input jam
adalah sama seperti pada clock
SR flip-flop, Gerbang NAND 1
pada Gambar. 1.1sekarang
menjadi gerbang masukan tiga
dan masukan set (S) telah
digantikan oleh sebuah input
berlabel J, dan masukan ketiga
memberikan umpan balik dari Q
output. Pada NAND 2 masukan
reset (R) dari telah digantikan
oleh masukan K dan ada koneksi

Fig.1.1 Dasar JK flip-flop Circuit

Operasi JK Flip-Flop
Sebagai titik awal, menganggap bahwa
kedua J dan K yang pada logika 1 dan
output Q = 0 dan Q = 1, ini akan
menyebabkan NAND 1 harus diaktifkan,
karena memiliki logika 1 pada dua (J dan Q
) dari tiga nya input, hanya membutuhkan
logika 1 pada input jam untuk mengubah
keadaan output logika 0. pada saat yang
sama, NAND 2 dinonaktifkan, karena
hanya memiliki salah satu masukan (K)
pada logika 1, masukan umpan balik
adalah di logika 0 karena umpan balik dari

JK Master Slave Flip-Flop

Terminologi 'master
slave' mengacu pada
perangkat memiliki
dua tahap flip-flop
terpisah, mengisolasi
input dari output.
Serta mengurangi
masalah bahaya ras,
juga memiliki
keuntungan lebih
lanjut atas jenis SR
sederhana, seperti J
dan K inputnya dapat
nilai apapun tanpa
menyebabkan

5.4.2 JK Master-Slave Flip-Flop

Symbol

 Ketika J dan K keduanya 0 flip-flop

dihambat, Q adalah sama setelah
pulsa CK seperti sebelum; tidak ada
perubahan pada output.
Jika J dan K berada pada tingkat
logika yang berbeda, maka setelah
pulsa CK, Q dan Q akan mengambil
negara yang sama seperti J dan K.
Sebagai contoh, jika J = 1 dan K =
0, kemudian pada trailing (negatif
akan ) tepi pulsa clock, output Q
akan ditetapkan ke 1, dan jika K = 1
dan J = 0 maka output Q reset ke
logika 0 pada trailing edge dari
pulsa clock, efektif meniru tipe
D master slave flip-flop dengan
mengganti input D dengan J.
Jika logika 1 diterapkan untuk kedua
J dan K, keluaran tersebut berubah
di tepi trailing setiap pulsa clock,

JK sinkronize
input

JK Master-Slave Operasi
Sebuah diagram skematik
rangkaian teoritis tingkat
dipicu JK master slave flip-flop
ditunjukkan pada Gambar
5.4.3. Gates G1 dan G2
membentuk fungsi yang sama
dengan gerbang masukan
dalam dasar JK flip-flop
ditunjukkan pada Gambar.
5.4.1, dengan tiga input untuk
memungkinkan koneksi umpan
balik dari Q dan Q .
Gates G3 dan G4 membentuk
master flip-flop dan gerbang
G7 dan G8 membentuk budak
flip-flop. Dua gerbang lanjut,
G5 dan G6, termasuk antara

Gambar 5.4.3 JK Master-Slave Flip-Flop

Skema DiagraM

Operasi (dalam modus beralih) adalah sebagai

Memuat Master flip-flop berikut:

Dengan J dan K baik di logika 1 (pengaturan modus beralih), misalkan Q =

0 dan Q = 1, gerbang G2 akan dinonaktifkan, meskipun ada dua logika 1
negara di J dan CK inputnya, umpan balik (bawah ) masukan dari G2 akan
di logika 0 karena umpan balik dari Q.
Mengontrol Gates transfer
Logika 0 pada output G1 akan menyebabkan gerbang Transfer G5
dinonaktifkan, dan dikombinasikan dengan logika 1 pada q1 ini akan
menyebabkan output G5 untuk tetap pada logika 1 selama pulsa CK. Input
ke G6 dari output G2 namun akan di logika 1, tetapi sebagai q1 sekarang
akan berada di logika 0, gerbang Transfer G6 juga akan dinonaktifkan,
membuat logika output 0. data pada output Q1 dan q1 karena itu tidak
akan diteruskan ke slave flip-flop selama pulsa clock.
Jam Pulse Falling Ujung
Setelah input jam pergi rendah Namun, logika 0 diterapkan pada input
clock gerbang G1 dan G2. Output dari G1 sekarang kembali ke logika 1,
membuat kedua input ke gerbang G5 logika 1, dan menyebabkan output
jatuh ke logika 0. Sebagai q1 masih di logika 0, gerbang G6 masih
dinonaktifkan, sehingga output dari G6 adalah pada logika 1.
The Slave flip-flop
Dengan output dari gerbang G5 pada logika 0 dan output G6 pada logika 1,
gerbang G7 dan G8, yang membentuk rendah diaktifkan SR flip-flop diatur,
dan Q menjadi logika 1 dan Q menjadi logika 0.

Shift Register
Sell Annuity Payment Register geser
(Shift register) merupakan salah satu
piranti fungsional yang banyak
digunakan di dalam sistem digital.
Pada sistem digital register geser
digunakan untuk menggeser suatu
data. Pergeseran data pada register
dapat dilakukan dalam dua arah
yaitu ke arah LSB (Low Significant
Bit) dan ke arah MSB (Most

Gambar Ilustrasi Pergeseran Data Pada

Register Geser Register geser

Dari sistem kerja dari register geser,

register geser dapat di klasifikasikan
dalam beberapa jenis sebagai berikut.
Masukan dan keluaran seri (Serial In Serial
Out Register), Register geser jenis ini tidak
mengubah format data, karena dengan
data input seri dan dikeluarkannya dalam
format seri juga, yang berubah adalah nilai
dari data tersebut. Masukan seri keluaran
paralel (Serial In Parallel Out Register),
Register geser ini akan menggeser data
seri dan mengeluarkannya dalam format
paralel tanpa mengubah nilai data

Terima Kasih