MULTIMEDIA

SMK N 1
PADAHERANG
FLIP-FLOP
Kompetensi Dasar 3.2
Menganalisis (Flip Flop, counter)
Rangkaian Flip-flop

Rangkaian Logika terbagi menjadi dua

kelompok yaitu rangkaian logika
kombinasional dan rangkaian sekuensial.
Rangkaian logika kombinasional adalah
rangkaian yang kondisi keluarannya
(output) dipengaruhi oleh kondisi masukan
(input).
Rangkaian logika sekuensial adalah
rangkaian logika yang kondisi keluarannya
dipengaruhi oleh masukan dan keadaan
keluaran sebelumnya atau dapat dikatakan
rangkaian yang bekerja berdasarkan urutan
waktu.
Flip-flop

Flip-flop adalah rangkaian digital yang

digunakan untuk menyimpan satu bit secara
semi permanen sampai ada suatu perintah
untuk menghapus atau mengganti isi dari bit
yang disimpan.
Flip-flop ini mempunyai dua masukan dan dua
keluaran, di mana salah satu keluarannya (y)
berfungsi sebagai komplemen. Sehingga
flipflop ini disebut juga rangkaian dasar
untuk membangkitkan sebuah variabel
beserta komplemennya. Flip-flop RS dapat
dibentuk dari kombinasi dua gerbang NAND
atau kombinasi dua gerbang NOR.
Flip-flop

Hubungan input-output ideal yang dapat terjadi

pada flip-flop adalah:
1. Set, yaitu jika suatu kondisi masukan
mengakibatkan keluaran (Q) bernilai logika
positif (1) saat dipicu, apapun kondisi sebelumnya.
2. Reset, yaitu jika suatu kondisi masukan
mengakibatkan keluaran (Q) bernilai logika
negatif (0) saat dipicu, apapun kondisi
sebelumnya.
3. Tetap, yaitu jika suatu kondisi masukan
mengakibatkan keluaran (Q) tidak berubah dari
kondisi sebelumnya saat dipicu.
4. Toggle, yaitu jika suatu kondisi masukan
mengakibatkan logika keluaran (Q)
berkebalikan dari kondisi sebelumnya saat
dipicu.
 Secara ideal berdasar perancangan kondisi
keluaran Q selalu berkebalikan dari kondisi
keluaran Q.
Pada flip-flop untuk menyerempakkan
masukan yang diberikan pada kedua
masukannya maka diperlukan sebuah clock
untuk memungkinkan hal itu terjadi. Clock
yang dimaksud di sini adalah sinyal pulsa
yang beberapa kondisinya dapat digunakan
untuk memicu flip-flop untuk bekerja. Ada
beberapa kondisi clock yang biasa digunakan
untuk menyerempakkan kerja flip-flop yaitu :
1. Tepi naik : yaitu saat perubahan sinyal
clock dari logika rendah (0) ke logika
tinggi.
2. Tepi turun : yaitu saat perubahan sinyal
clock dari logika tinggi (1) ke logika
rendah (0).
3. Logika tinggi : yaitu saat sinyal clock
Macam-Macam Flip
Flop
Macam-Macam Flip Flop :
1. RS Flip Flop
2. JK Flip Flop
3. T Flip Flop
4. D Flip Flop
1. RS Flip Flop

RS Flip-flop mempunyai dua masukan data, S

dan R. Untuk menyimpan suatu bit tinggi,
Anda membutuhkan S tinggi; untuk
menyimpan bit rendah, Anda membutuhkan R
tinggi.

Rangkaian RS Flip Flop (NAND)

1. RS Flip Flop
1. RS Flip Flop

Kondisi masukan yang pertama adalah RS = (0,0).

Ini berarti tidak diterapkan pemicu. Dalam hal
ini keluaran Q mempertahankan nilai terakhir
yang dimilikinya.
Kondisi masukan yang kedua adalah RS = (0,1)
berarti bahwa suatu pemicu diterapkan pada
masukan S. Seperti kita ketahui, hal ini mengeset
flip-flop dan menghasilkan keluaran Q bernilai
1.
Kondisi masukan yang ketiga adalah RS = (1,0) ini
menyatakan bahwa suatu pemicu diterapkan
pada masukan R. Keluaran Q yang dihasilkan
adalah 0.
Kondisi masukan RS = (1,1) merupakan masukan
terlarang. Kondisi ini berarti menerapkan suatu
pemicu pada kedua masukan S dan R pada saat
2. JK Flip Flop

JK flip-flop merupakan flip-flop yang

dibangun berdasarkan pengembangan dari RS
flip-flop. JK flip-flop sering diaplikasikan
sebagai komponen dasar suatu counter atau
pencacah naik (up counter) ataupun
pencacah turun (down counter).
2. JK Flip Flop

Rangkaian JK Flip - Flop

2. JK Flip Flop

J dan K disebut masukan pengendali karena

menentukan apa yang dilakukan oleh flip-
flop pada saat suatu pinggiran pulsa positif
diberikan.
Pada saat J dan K keduanya 0, Q tetap pada
nilai terakhirnya. Pada saat J rendah dan K
tinggi, gerbang atas tertutup, maka tidak
terdapat kemungkinan untuk mengeset flip-
flop.
Pada saat Q adalah tinggi, gerbang bawah
melewatkan pemicu reset segera setelah
pinggiran pulsa lonceng positif berikutnya
tiba. Hal ini mendorong Q menjadi rendah .
Oleh karenanya J = 0 dan K=1 berarti bahwa
2. JK Flip Flop

Pada saat J tinggi dan K rendah, gerbang

bawah tertutup dan pada saat J dan K
keduanya tinggi, kita dapat mengeset atau
mereset flip-flopnya. Untuk lebih jelasnya
daat dilihat pada tabel kebenaran JK flip-flop
berikut.
3. T Flip Flop

Rangkaian T flip-flop atau Togle flip-flop

dapat dibentuk dari modifikasi clocked RSFF,
DFF maupun JKFF. TFF mempunyai sebuah
terminal input T dan dua buah terminal
output Q dan Qnot. TFF banyak digunakan
pada rangkaian Counter, frekuensi deviden
dan sebagainya.
3. T Flip Flop

Rangkaian T Flip Flop

4. D Flip Flop

Flip-flop D dapat disusun dari flip-flop S-R

atau flip-flop J-K yang masukannya saling
berkebalikan. Hal ini dimungkinkan dengan
menambahkan salah satu masukannya
dengan inverter agar kedua masukan flip-
flop selalu dalam kondisi berlawanan. Flip-
flop ini dinamakan dengan flip-flop data
karena keluarannya selalu sama dengan
masukan yang diberikan. Saat flip-flop pada
keadaan aktif, masukan akan diteruskan ke
saluran keluaran.
4. D Flip Flop

Rangkaian D Flip Flop

4. D Flip Flop
TERIMA KASIH