LAPORAN PRAKTEK ELEKTRONIKA DIGITAL

PERCOBAAN III
RANGKAIAN S-R FLIP-FLOP dan CLOCKED S-R FLIP-FLOP

Disusun Oleh:

Nama : Amanda Rahmi Dhani

NIM : 062330701389
Kelas : 2CA
Kelompok :1
Partner : 1.Ahmad Bagas Muzhoffir Ahwan
2.Bunga Chantica Isabella
Dosen Pengampu : Ica Admirani, S.Kom, M.Kom

JURUSAN TEKNIK KOMPUTER

POLITEKNIK NEGERI SRIWIJAYA
2024
 BAB III
RANGKAIAN S-R FLIP-FLOP Dan CLOCKED S-R FLIP-FLOP

3.1 Percobaan Rangkaian Flip-Flop Menggunakan Gerbang NAND

1. S-R Flip-Flop
2. Clocked S-R Flip-Flop

3.2 Tujuan Percobaan

- Membangun dan Mengoperasikan R-S Flip – Flop dan Clocked R-S Flip – Flop
dengan menggunakan gerbang NAND
- Mengamati fungsi R-S FF dan Clocked R-S FF
- Membuat tabel kebenarannya
- Melengkapi diagram timing untuk clock R-S Flip – Flop

3.3 Dasar Teori

Para ahli teknik mengklasifikasikan rangkaian logika dalam dua kelompok.
Pertama adalah kombinasi rangkaian logika yang menggunakan gerbang – gerbang
AND, OR, dan NOT. Kelompok kedua adalah diklasifikasikannya sebagai rangkaian
logika sequential. Rangkaian ini meliputi perwaktuan dan perangkat memori. Dasar
blok yang membentuk kombinasi rangkaian logika adalah Flip - Flop (FF).
R-S Flip – Flop dengan Gerbang NAND

Gambar 3.3.1 Rangkaian dasar RS Flip-Flop

Tabel Kebenaran SR Flip-Flop NAND Gate
Input Output
Mode Operasi
Set Reset Q Q’
0 0 1 1 Larangan
0 1 1 0 Set
1 0 0 1 Reset
1 1 tetap Memori
 Asumsikan bahwa input S adalah tinggi dan input R adalah rendah. Sebuah
logika 0 diberikan pada input gerbang NAND 1 selalu memberikan output 1, maka Q
adalah 1. Q diumpan balikkan ke input gerbang NAND 2 yang lain. Selama input S
adalah 1, maka output Q adalah 0. Kondisi ini tetap dipertahankan hingga sinyal pada
input R dirubah.
Gates R-S Flip - Flop (Clocked R-S Flip – Flop)

Gambar 3.3.1 Rangkaian dasar Clocked RS Flip-Flop

Tabel Kebenaran Clock SR Flip-Flop NAND Gate
Input Output
Mode Operasi
Clock Set Reset Q Q’
1 1 1 1 Larangan
1 0 1 0 Set
0 1 0 1 Reset
0 0 tetap Memori

Jika diberikan informasi pada input S atau R, output yang memberikan

tanggapannya hanya pada saat sebuah pulsa clock atau trigger diumpankan.

3.4 Daftar Alat dan Bahan

- DC Power Supply 5V 1 buah
- IC SN 7400 1 buah
- LED Indikator 4 buah
- Resistor 100 Ohm 2 buah
- Mini Proto Board 1 buah
- Kabel – kabel Penghubung Secukupnya
3.5 Diagram Rangkaian

Gambar 3.5.1 Rangkaian RS Flip-Flop dengan IC SN 7400

Gambar 3.5.2 Rangkaian Clocked RS Flip-Flop dengan IC SN 7400

3.6 Langkah Percobaan

3.6.1 Langkah Percobaan 1
1. Buatlah rangkaian percobaan seperti gambar 3.5.1
2. Dengan menggunakan switch S1 dan S2 buatlah semua kemungkinan
kombinasi input tegangan UA dan UB. Amatilah Output tegangannya.
3. Dari hasil yang diperoleh buatlah tabel percobaan dan tabel kebenaran RS
Flip-Flop.

3.6.2 Langkah Percobaan 2

1. Buatlah rangkaian percobaan seperti gambar 3.5.2
2. Dengan menggunakan switch S1, S2 dan S3 buatlah kemungkinan kombinasi
input tegangan UA , UB dan UC.
 3. Untuk hasil f buatlah tabel percobaan dan tabel kebenaran untuk clocked
R-S Flip-Flop.
4. Berdasarkan tabel kebenaran yang anda peroleh lengkapilah diagram
timing dibawah ini.

3.7 Tabel Hasil Percobaan

3.7.1 Tabel Percobaan SR Flip-Flop
Input Output
Mode Operasi
Set Reset Q Q’
GND GND Hidup Hidup Larangan
GND VCC Hidup Mati Set
VCC GND Mati Hidup Reset
VCC VCC tetap Memori

3.7.2 Tabel Percobaan Clocked SR Flip-Flop

Input Output
Mode Operasi
Clock Set Reset Q Q’
VCC VCC Hidup Hidup Larangan
VCC GND Hidup Mati Set
GND VCC Mati Hidup Reset
GND GND tetap Memori

3.8 Tugas dan Pertanyaan

3.8.1 Pertanyaan
1. Sebutkan macam-macam flip-flop, gambarkan tabel kebenarannya dan
simbolnya?
2. Sebutkan jenis IC-IC yang mengandung flip-flop yang anda berikan pada
nomor 1 dan gambarkan diagram pinnya?
3. Jelaskan apa yang dimaksud dengan istilah prohibit atau ilegal pada
kondisi tertentu dari R-S FF dan clocked R-S FF?
4. Jelaskan apa yang dimaksud dengan positive edge trigger (trigger sisi
positif) dan negatif edge trigger?
5. Gambarkan timing diagram dari Clocked R-S flip-flop pada gambar
dibawah ini.
 Gambar 3.5.1 Diagram timing variasi tegangan input clocked R-S FF.

3.8.1 Jawaban
1. Macam-Macam Flip-Flop
 RS Flip-Flop
Tabel kebenaran
Input Output
Set Reset Q Q’
0 0 1 1
0 1 1 0
1 0 0 1
1 1 tetap
Simbol RS Flip-Flop

 JK Flip-Flop
Tabel kebenaran
Input Output
J K Q Q’
0 0 Q Q
0 1 Q 0
1 0 Q 1
1 1 Q Q’
Simbol JK Flip-Flop
  D Flip-Flop
Tabel kebenaran
Input Output
D Q Q’
0 Q 0
1 Q 1
Simbol D Flip-Flop

 T Flip-Flop
Tabel kebenaran
Input Output
D Q Q’
0 Q Q
1 Q Q’
Simbol T Flip-Flop

2. Jenis-Jenis IC yang mengandung Flip-Flop

 RS Flip-Flop (IC 7400)
  JK Flip-Flop (IC 7476)

 D Flip-Flop (IC 7474)

 T Flip-Flop (IC 74LS73 Atau IC 74HC73)

Untuk T Flip-Flop, tidak memerlukan IC khusus. T Flip-Flop bisa
dibuat menggunakan rangkaian lain seperti JK Flip-Flop. IC yang
umum digunakan untuk JK Flip-Flop adalah 74LS73 atau 74HC73.

3. Maksud dari kondisi “prohibit”

Dalam konteks flip-flop, istilah “prohibit” atau “ilegal” merujuk pada
kondisi tertentu yang biasanya dihindari dalam penggunaan praktis flip-
flop.
Untuk S-R Flip-Flop, kondisi ini terjadi ketika kedua input, yaitu “Set”
dan “Reset”, dalam keadaan matu (S=0, R=0). Begitupun juga untuk
Clocked Set-Reset Flip-Flop, jika kedua Inputnya dalam keadaan hidup
(S=1, R=1), maka akan menyebabkan kondisi “prohibit”.

4. Maksud dari positif edge trigger dan negatif edge trigger

 Positive edge trigger adalah kondisi dimana rangkaian akan merespon saat
transisi clock berpindah dari 0 ke 1. Dengan kata lain, output rangkaian
akan berubah sesuai dengan dengan input saat ada transisi positive pada
sinyal clock.
Sedangkan Negative edge trigger adalah kondisi dimana rangkaian
merespon saat transisi clock berpindah dari 1 ke 0. Yang berarti output
rangkaian akan berubah sesuai dengan input saat ada transisi negative pada
sinyal clock.

5. Menggambar timing diagram dari clocked R-S flip-flop

 Clk adalah clock sinyal yang mengontrol kapan flip-flop dapat
mengubah statusnya.
 S adalah input Set, yang ketika aktif (1), akan mengatur output Q
menjadi 1.
 R adalah input Reset, yang ketika aktif (1), akan mereset output Q
menjadi 0.
 Q adalah output flip-flop.
Flip-flop R-S terkunci hanya akan merespon perubahan pada input S
dan R ketika ada transisi dari 0 ke 1 pada CLK (positive edge-triggered).
Jika S dan R keduanya 0, output Q akan tetap sama. Jika S=1 dan R=0
pada saat CLK naik, Q akan menjadi 1. Jika S=0 dan R=1 pada saat CLK
naik, Q akan menjadi 0. Jika S dan R keduanya 1, itu adalah kondisi
terlarang dan dapat menyebabkan perilaku yang tidak terdefinisi.
Berikut diagramnya:

CLK

Untuk mengisi Q bisa dilihat dari tabel kebenaran Clocked R-S Flip-Flop
dengan menyesuaikan nilai CLK, S dan R.
3.9 Analisa Hasil Percobaan
3.9.1 Percobaan 1 S-R Flip-Flop
3.9.2 Percobaan 2 Clocked S-R Flip-Flop
3.10 Kesimpulan Hasil Percobaan
3.10.1 Kesimplan Percobaan 1 S-R Flip-Flop
 3.10.2 Kesimpulan Percobaan 2 Clocked S-R Flip-Flop

Palembang, 24 Maret 2024

Dosen Pengampu Praktikan,

Ica Admirani, S.Kom, M.Kom Amanda Rahmi Dhani