LAPORAN

PRAKTIK ELEKTRONIKA
FLIP-FLOP
LT-2D
KELOMPOK 5

Disusun oleh :
1. Decky (3.39.18.0.06)
2. Nidiar Naufal M. (3.39.18.0.16)
3. Regia Verbenaningrum (3.39.18.0.18)
4. Rian Annas Al’amien (3.39.18.0.19)

Program Studi Teknik Listrik

Jurusan Teknik Elektro
Politeknik Negeri Semarang
2019
 PERCOBAAN 10

FLIP - FLOP

1. Tujuan Instruksional Khusus

Setelah selesai melakukan percobaan ini mahasiswa dapat :

a. Merangkai Flip-flop dengan NAND dan NOR gate

b. Menjelaskan cara kerja Flip-Flop
c. Membuat tabel kebenaran Flip-Flop

2. Dasar Teori

Rangkaian kombinasional adalah rangkaian digital yang output – outputnya pada

setiap saat tertentu tergantung penuh pada nilai input – inputnya. Pada umumnya sistem
digital memiliki rangkaian – rangkaian kombinasional dan juga mempunyai elemen
pengingat. Elemen pengingat adalah perangkat yang mampu menyimpan informasi biner
didalamnya. Informasi biner yang disimpan dalam elemen memori pada waktu tertentu
menentukan keadaan (”state”) dari rangkaian tersebut.

Rangkaian sequential adalah rangkaian kombinasional yang mempunyai elemen

pengingat. Rangkaian sequential menerima informasi biner dari external input. Input
input ini bersama – sama dengan keadaan saat itu ” present state ” dari elemen memori
menentukan nilai biner pada terminal output.

Elemen pengingat yang digunakan pada rangkaian sequential adalah ” FLIP-

FLOP”(11). Flip Flop adalah rangkaian logika dengan dua output, yang mana kedua
putput tersebut kebalikan satu dengan yang lain. Gambar 2.1 menunjukkan simbol umum
Flip flop .

Gambar 2.1 Simbol umum Flip Flop

 Gambar 2.2 Logic simbol flip flop S-R

Ada beberapa bermacam – macam jenis flip-flop yaitu flip-flop dari gate, S-R flip-
flop , D flip-flop , J-K flip-flop. Perbedaan – perbedaan utama di antara jenis Flip Flop
adalah dalam jumlah input yang dimilikinya dan cara dimana input-inputnya
mempengaruhi keadaan binernya.

Gambar 2.3 Tabel Kebenaran Flip Flop Gerbang NOR

Gambar 2.4 Tabel kebenaran Flip Flop Gerbang NAND

 Output
Input s
J K C Q Q’
0 0 ↑ Q Q’
0 1 ↑ 0 1
1 0 ↑ 1 0
1 1 ↑ Q’ Q

Gambar 2.5 Tabel Kebenaran Flip Flop JK

3. Peralatan dan Bahan

NO NAMA JUMLAH

1. IC 7402 2 buah

2. IC 7400 4 buah

3. IC 7408 6 buah

4. IC 555 1 buah

5. LED 2 buah

6. Resistor 470Ω 2 buah

7. Resistor 10 kΩ 2 buah

8. Catu Daya DC 1 buah

9. Kabel Jumper

10. Proto Board 2 buah

11. Saklar Tunggal 2 buah

4. Diagram Rangkaian

Gambar 4.1 Rangkaian RS dengan Flip Flop gerbang NO

Gambar 4.2 Rangkaian Clocked RS Flip-Flop

Gambar 4.3 Flip Flop J-K

 Gambar 4.4 Flip Flop JK dengan IC 555
5. Langkah Kerja

1. Susunlah rangkaian seperti pada gambar 4.1 di atas Proto board.

2. Masukkan Input sesuai dengan tabel Flip Flop dengan NOR dan catat hasilnya.
3. Ulangi langkah percobaan dengan mengganti gerbang NOR dengan gerbang
NAND.
4. Susunlah rangkaian seperti pada gambar 4.2 di atas photo board
5. Masukkan Input sesuai dengan tabel Clocked RS dengan flip flop dan catat
hasilnya.
6. Susun rangkaian flip flop J-K seperti gambar 4.3 di atas proto board.
7. Masukkan input sesuai dengan tabel Flip Flop J-K dan catat hasilnya.
6. Lembar Kerja

6.1 Tabel Flip Flop dengan NOR

S R Q Q.
1 0 1 0
0 0 1 0
0 1 0 1
0 0 0 1
1 1 0 0

6.2 Tabel Clocked RS Flip-Flop

E S R Q Q. KETERANGAN
0 0 0 - - Error
0 0 1 - - Error
0 1 0 - - Error
0 1 1 - - Error (jika kondisi awal E=0) &
Flip-Flop (jika E=1)
1 0 0 - - Error
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1

6.3 Tabel Flip flop J-K

Input Output
Keterangan
J K C Q Q.
0 0 ↑ Error
0 1 ↑ 0 1
 1 0 ↑ 1 0
1 1 ↑ 1 1 Flip-Flop

7. Pertanyaan dan Tugas

1. Pada keadaan input-input yang bagaimanakah pada rangkaian 4.1 tidak berfungsi
sebagai Flip Flop?
Jawab: Pada saat keadaan input S dan R yang sama yaitu berlogika‘0’ maka
akanterjadi keadaan memory / tetap seperti keadaan sebelumnya.
2. Jelaskan fungsi Enable pada rangkaian 4.1!
Jawab: Fungsi Enable untuk mengendalikan level-level input selama terjadi pulsa
clock
(clock pulse). Output - output dari kedua AND gates tetap pada 0 sepanjang
pulsa clock (CP) adalah 0, tanpa menghiraukan harga - harga dari input S
dan R. Bila pulsa clock berubah menjadi 1, informasi dari input S dan R
diijinkan untuk mencapai flip flop dasar.
3. Berilah analisa hasil percobaan saudara!
Jawab:Pada tabel 4.1 dapat diketahui bahwa bila S diberi logika 1 dan R diberi logika
0,maka output Q akan berada pada logika dan Q not pada logika 0, ini
dinamakan menset Flip-Flop ke kondisi 1 atau kondisi tinggi . Bila R diberi
logika 1 dan S diberi logika 0 maka keadaan output akan berubah menjadi Q
berada pada logika 0 dan Q not pada logika 1, ini dinamakan me-reset Flip-
Flop / meng-clear Flip-Flop ke kondisi 0 atau kondisi rendah. Bila S dan R
sama-sama diberi logika 0 maka tidak mempengaruhi kondisi Flip-Flop, yaitu
tetap pada kondisi sebelumnya, ini adalah kondisi normal dari input Flip-Flop.
Bila S dan R sama-sama diberi logika 1 maka output Q dan Q not pada pada
logika 0, ini adalah kondisi yang tidak menentu dan harus tidak digunakan.
Pada tabel 11.2 Enable berfungsi untuk mengendalikan level-level input
selama terjadi pulsa clock (clock pulse). Output - output dari kedua AND gates
tetap pada 0 sepanjang pulsa clock (CP) adalah 0, tanpa menghiraukan harga -
harga dari input S dan R. Bila pulsa clock berubah menjadi 1, informasi dari
input S dan R diijinkan untuk mencapai flip flop dasar.

4. Berikan Kesimpulan !

8. Kesimpulan
1. Flip Flop adalah rangkaian logika dengan dua output, dimana kedua outputnya
kebalikan satu dengan yang lain
2. Flip Flop memiliki dua input yaitu S dan R dan memiliki dua Output yaitu Q dan
Q not
3. Saat S=0 dan R=1 maka nilai output yang dihasilkan yaitu Q=0,ini dapat dikatakan
bahwa FF me reset kondisi 0 atau kondisi rendah (reset)
4. Saat S=1 dan R=0 maka nilai output yang dihasilkan yaitu Q=1, ini dapat dikatakan
bahwa FF me reset kondisi 1 atau kondisi tinggi (set)
5. S=0 . R =0 tidak mempengaruhi kondisi FF , outputnya tetap pada kondisi
sebelumnya (Memory)
6. S=1, R=1 adalah kondisi yang tidak menentu dan harus tidak digunakan
(INVALID / INDETERMINATE)
7. Dengan menambahkan gates ke input rangkaian dasar, flip flop dapat dibuat untuk
mengendalikan level-level input selama terjadi pulsa clock / clock pulse(Cp)