LAPORAN PRAKTIKUM

FLIP-FLOP

NAMA : ALDA DWIYANTI

NIM : 022000002
PRODI : Elektronika Instrumentasi
Dosen pengampu : Joko Sunardi, SST., M.Kom

Sekolah Tinggi Teknologi Nuklir (STTN) – BATAN

TAHUN AKADEMIK 2020/2021
 Laporan Praktikum
Flip Flop
A. Tujuan Praktikum
1. Mengerti dan memahami definisi Flip-flop dan Counter,
2. Mengenal jenis-jenis flip-flop dan membuat rangkaian flip-flop dengan gerbang
NAND,
3. Memahami logika rangkaian flip-flop dan mencatat hasil percobaan untuk SRFF,
JKFF dan JK Master-Slave flip-flop,
4. Merangkai Conter menggunakan Flip-flop dan mencoba melakukan percobaan
menggunakan flip-flop dan Conter dari IC yang tersedia di pasaran.

B. Dasar Teori
Flip-flop merupakan rangkaian logic sederhana yang memiliki arti penting dalam
rangkaian digital karena dapat menyimpan data yang paling mendasar 1 bit dan selanjutnya
berkembang kearah RAM, ROM, DISKET, FLASH DISK, HARDDISK yang
berkemampuan sangat tinggi dalam ukuran mega maupun giga-byte. Flip-flop dapat
mengingat informasi dan menghitungnya yang terbentuk dalam sistem pencacah (counter).
Ada berbagai macam flip-flop yaitu :
1. Ditinjau dari cara kerjanya dikenal :
• R-S (Reset-Set) flip-flop (RSFF).
• D type flip-flop (DFF).
• J-K flip-flop (JKFF).
2. Ditinjau dari cara pengaturan flip-flop dikenal :
• Non clocked flip-flop
• Clocked flip-flop.

RANGKAIAN DASAR FLIP-FLOP.

Flip-flop rangkaian logic yang mempunyai keluaran ganda bernilai logic yang
berbeda dan stabil (bistabil – multi biner), keluaran selalu bernilai 1 dan 0 atau 0 dan 1
dapat juga dikatakan sebagai penyimpan data-data bilangan biner.
 Keluaran flip-flop selalu Q dan Q, jika Q = 1 maka Q = 0 atau Q = 0 maka Q = 1 tergantung
setting inputnya atau menunjukkan kondisi awal keadaan flip-flop. Agar lebih jelas
marilah dibahas dasar-dasar flip-flop dimulai dari Set-Reset Flip-Flop (SRFF) yang
tersusun dari gerbang NAND seperti terlihat pada gambar 1.
• Set-Reser Flip-Flop.

S Q

R Q

Gambar 1. Rangkaian logic SRFF non clocked.

Jika input antara S dan R berbeda, maka keluaran Q nilainya sama dengan nilai S
dan jika nilai input S dan R adalah 00, maka nilai keluaran Q sama dengan keadaan
awalnya. Untuk jenis SRFF ini input S dan R bernilai 11 adalah input yang terlarang karena
nilai keluaran diluar definisi flip-flop. Tabel kebenaran SRFF seperti terlihat pada tabel 1.
Tabel 1. Tabel kebenaran SRFF.
Input Harga mula-mula Harga akhir
(keluaran) (keluaran)
S R Q Q Q Q
0 0 0 1 0 1
0 0 1 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 1 0 1 1 1 terla
1 1 1 0 1 1 rang.

Agar mendapatkan keluaran yang serentak digunakan pulsa clock pada masukan
gerbang SR dan disebut sebagai SRFF clocked seperti terlihat pada gambar 2. dan tabel
kebenaran seperti tabel 2.
 S
Q
R
Q

Clock
Gambar 2. SRFF clocked.

Input Output
S R Q n+1
0 0 Qn
0 1 0
1 0 1
1 1 ?

Tabel 2. Tabel kebenaran clocked SRFF.

• D Flip-Flop.
Jika diperhatikan dari input dan output SRFF, untuk S=0, R=1 maka Q n+1 = 0
sedangkan untuk S=1, R=0 maka Q n+1 = 1, maka dapat disimpulkan jika input S tidak sama
dengan R keluaran Q n+1 = S. Dengan adanya perbedaan input pada SRFF maka dibuatlah
jenis flip-flop yang lain yaitu D flip-flop dengan rang kaian seperti terlihat pada gambar 3.
dan tabel kebenaran DFF seperti pada tabel 3.

D
Q

clock
Gambar 3. Clocked D Flip-Flop.
Tabel 3. Tabel kebenaran clocked DFF.
Input Output
D Q n+1
0 0
1 1
 Contoh
1. D = 0 keadaan output awal (Qn), Q = 0, Q = 1 maka keluaran setelah clock (Qn+1) adalah
Q = 0 dan Q = 1
2. D = 0 keadaan output awal (Qn), Q= 1, Q = 0 maka keluaran setelah clock (Qn+1) adalah Q
= 0 dan Q = 1
3. D = 1 keadaan output awal (Qn), Q = 0, Q = 1 maka keluaran setelah clock (Qn+1) adalah
Q = 1 dan Q = 0
4. D = 1 keadaan output awal (Qn), Q= 1, Q = 0 maka keluaran setelah clock (Qn+1) adalah Q
= 1 dan Q = 0
Maka dapat disimpulkan bahwa, pada DFF keadaan output = keadaan input dengan
waktu tunda (delay) sebanyak 1 pulsa clock. DFF yang telah dikemas dalam bentuk IC
adalah IC 74175, terdapat 4 buah DFF yang dilengkapi dengan masukan clear untuk mereset
kondisi keluaran awal bernilai 0, clear ini disebut sebagai masukan tak sinkron karena
langsung membuat keadaan keluaran Q = 0. Rincian IC 74175 terlihat pada gambar 4.
gambar a diagram DFF 74175, b tabel kebenaran menunjukkan positif edge triggered dan
gambar c adalah simbol notasi.

notasi.
 Gambar I.4. D flip-flop.

• JK Flip-Flop
Sebelumnya telah dibahas SRFF dan DFF, untuk selanjutnya sangat penting mengetahui jenis
flip-flop lain yaitu JK flip-flop. JKFF dirancang untuk mengatasi daerah terlarang S=R=1 pada
SRFF. Terdapat 3 jenis clocking JKFF yaitu :
1. Positive Edge Triggerred JKFF contoh IC 4027.
2. Negative Edge Triggerred JKFF contoh IC 74LS76.
3. Master-Slave JKFF contoh IC 7476.

• Rangkaian JKFF seperti terlihat pada gambar 5.

J Q

K Q
clock

Gambar 5. Cloked JKFF.

Tabel kebenaran JKFF terlihat pada tabel 5.
Masukan Keluaran sesudah
Jn Kn Clock (Qn+1)
00 Qn
01 0
10 1
11 Qn

Tabel 5. Tabel kebenaran JKFF.

Perubahan Qn+1 terjadi saat perubahan clock dari 0 ke 1 dikatakan sebagai positive edge
triggered dan jika perubahan Qn+1 terjadi saat perubahan clock dari 1 ke 0 dikatakan sebagai
negative edge triggered.
Dari tabel 5. terlihat bahwa untuk masukan JK = 00 maka Qn+1 = Qn, JK = 01 maka Qn+1
= 01, JK = 10 maka Qn+1 = 10 dan jika JK = 11 maka Qn+1 = kebalikan Qn atau Qn.
Rangkaian JKFF seperti gambar 5 sering terjadi ketidak sesuaian terutama pada saat J dan
K = 1. Untuk mengatasi keadaan tsb dibuatlah JK master-slave FF seperti IC 7476, pulsa
masukan clock berubah dari 0 ke 1 data J dan K mengaktifkan bagian master (bagian depan
dari FF). Bila masukan berubah dari 1 ke 0 J dan K diteruskan ke bagian slave (bagian
keluaran dari flip-flop). Gambar rangkaian JK master-slave flip-flop terlihat pada gambar
6. sedangkan IC 7476 seperti terlihat pada gambar 7.
Pr.
Qm Q
J
Qs

Ck
Qm
K Qs

Cr

Gambar 6. Rangkaian JK master-slave flip-flop.

 Gambar 7. IC 7476 berisi 2 bh JK master-slave flip-flop.

C. Alat dan Bahan

D. Langkah Kerja
SRFF
1. Susun rangkaian RS clocked FF dari gerbang NAND seperti gambar berikut 8.

S Q

R Q

Gambar 8. Rangkaian logic SRFF non clocked.

2. Jika percobaan dianggap berhasil tunjukkan dan jelaskan pada asisten.
3. Catat hasil percobaan tsb dan masukkan pada tabel yang tersedia.

PERCOBAAN 2.

D Clocked FF
1. Susun rangkaian RS clocked FF dari gerbang NAND seperti gambar berikut 9.
 D Q

Clock

Gambar 9. Rangkaian logic DFF non clocked.

2. Jika percobaan dianggap berhasil tunjukkan dan jelaskan pada asisten.

3. Catat hasil percobaan tsb dan masukkan pada tabel yang tersedia.

E. Data percobaan dan Analisis Data

Percobaan 1. SR Clock FF.

Hasil Percobaan 1. SRFF
Input Harga akhir
(keluaran)
S R Q Q
0 0 0 1
0 1 0 1
1 0 1 0
1 1 1 1 (kondisi
terlarang)

Percobaan 3. D Clock FF.

Hasil Percobaan 2. DFF
Input Input Harga mula-mula Harga akhir
(keluaran) (keluaran)
D Clock Q Q Q Q
0 0 0 1 0 1
0 1 0 1 0 1
1 0 1 0 1 0
1 1 1 0 1 0