LAPORAN PRAKTIKUM

MATA KULIAH TEKNIK DIGITAL

NO. JOB : 10
NAMA : GARJITA DANURWENDA
NIM : 19502244003
JUDUL PERCOBAAN : J-K Flip-Flop
ANGGOTA :

1. Bayu Restu Pamungkas.........................................................(19502241024)

2. Garjita Danurwenda...............................................................(19502244003)
3. Dhabith Mustafid...................................................................(19502244014)

PROGRAM STUDI S1 PENDIDIKAN TEKNIK ELEKTRONIKA

JURUSAN PENDIDIKAN TEKNIK ELEKTRONIKA DAN INFORMATIKA
FAKULTAS TEKNIK
UNIVERSITAS NEGERI YOGYAKARTA
2020
A. Judul Percobaan
J-K flip-flop

B. Tujuan Percobaan
Praktikan diharapkan dapat Menjelaskan sifat dan cara kerja rangkaian J-K Flip
Flop dengan menggunakan IC 7473.

C. Dasar Teori
Gambar 10.1. (a) menunjukkan sebuah clocked JK FF yang ditrigger oleh sisi
menuju positip dari pulsa clock. Input-input J dan K mengontrol keadaan FF
dengan cara yang sama seperti input-input S dan R kecuali satu perbedaan
utama : keadaan J = K = 1 tidak menghasilkan suatu output yang tidak menentu.
Untuk keadaan ini FF akan selalu berada dalam keadaan yang berlawanan.

J
Q
C
LK
(a) (b)
Gambar .10.1 Clocked JK Flip-Flop

Bekerjanya FF ini ditunjukkan oleh bentuk gelombang pada gambar 10.2,

yang dapat dianalisa sebagai berikut :
1. Mula-mula semua input adalah 0 dan output Q sama dengan 1.
2. Apabila terjadi sisi menuju positip dari pulsa clock pertama berlangsung pada
kondisi J=0 dan K=1, maka output Q=0
3. Pulsa clock kedua mendapatkan J=0 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q tetap pada kondisi sebelumnya yaitu Q=0.
4. Pulsa clock ketiga mendapatkan J=1 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q=1.
5. Pulsa clock keempat mendapatkan J=1 dan K=1 pada saat melakukan transisi
positipnya, ini menyebabkan FF toggle sehingga output Q berlawanan dari
kondisi sebelumnya , yaitu menjadi Q=0.

2
 1
CLOCK 1 2 3 4
0

1
J
0
1
K
0

1
Q
0

Gambar 10.2. Bentuk gelombang

Dari bentuk gelombang ini hendaknya diperhatikan bahwa FF tidak terpengaruh

oleh sisi menuju negatip dari pulsa clock. JK FF adalah jauh lebih baik dari
pada SRFF karena tidak mempunyai keadaan kerja yang tidak menentu.
Keadaan J=K=1, yang menghasilkan operasi toggle, sangat banyak ditemukan
pemakaiannya di dalam semua jenis alat hitung biner. Oleh Karena itu, JKFF
digunakan secara luas pada hamper semua sistem-sistem digital.

D. Alat dan Bahan Percobaan

1. Digital Trainer
2. IC TTL tipe : SN 7473 (J-k Flip Flop)
3. Tools kit

E. Data
JK Flip-flop IC 7473 Clear = 0
INPUT OUTPUT
J K CLOCK Q Q’
0 0 1 0 1
0 0 0 0 1
0 1 1 0 1
0 1 0 0 1
1 0 1 0 1
1 0 0 0 1
1 1 1 0 1
1 1 0 0 1

3
 JK Flip-flop IC 7473 Clear = 1
INPUT OUTPUT
J K CLOCK Q Q’
0 0 1 0 1
0 0 0 0 1
0 1 1 0 1
0 1 0 0 1
1 0 1 0 1
1 0 0 1 0
1 1 1 1 0
1 1 0 0 1

F. Analisa Data
JK Flip-flop IC 7473 Clear = 0
Pada rangakaian ini menggunakan IC 7473. Pada percobaan ini terdapat input
yaitu J, K, CLOCK, CLEAR. Tetapi clear pada percobaan ini dibuat berlogika
0 maka output yang dihasilkan adalah berada pada posisi RESET (Q = 0, Q’ =
1) karena clear berlogika 0.
JK Flip-flop IC 7473 Clear = 1
Pada rangakaian ini menggunakan IC 7473. Pada percobaan ini terdapat input
yaitu J, K, CLOCK, CLEAR. Clear pada percobaan ini dibuat berlogika 1maka
output akan berada pada posisi SET jika semua input berlogika 1 atau clock
berlogika 0.

G. Pertanyaan dan Tugas

1. Jelaskan sifat dan cara kerja JK Flip-Flop
Jawab :
Pada rangkaian ini JK flip-flop sendiri terdiri dari 4 input yaitu Clock, Clear,
K,dan J dan memiliki 2 output yaitu Q dan Q’. Rangkaian ini hampir sama
dengan rangkaian RS dan D flip-flop yang mana Clock nya berfungsi sebagai
triger agar bisa outputnya berubah dan J dan K nya adalah inputan datanya.
Jika J = 0 dan K = 1 maka Q = 0 dan Q’= 1 dan jika J = 1 dan K = 0 maka Q
= 1 dan Q’= 0, dan bila J = 1 dan K = 1, maka outputnya merupakan
kebalikan dari output sebelumnya dengan catatan hasil tadi clock dalam

4
 kondisi hidup. Pada saat reset dalam kondisi hidup maka outputnya akan
tetap ke awal, karna jika resetnya hidup, output akan kembali keawal tanpa
melihat Clock, J dan K nya dalam kondisi apapun.
2. Buatlah kesimpulan dari percobaan tersebut.
Jawab : Pada rangkaian JK Flip-flop terdapat 4 yaitu J, K, CLOCK, CLEAR.
Jika clear pada rangakaian tersebut berlogika 0 maka output Q yang
dihasilkan berlogika 0 atau berada pada posisi RESET walaupun pada input
lainnya terdapat perubahan. Rangakaian akan berada pada posisi SET jika
semua input berlogika 1 atau jika clock berlogika 0.

H. Kesimpulan
Dari praktik yang telah dilakukan dapat disimpulkan bahwa Pada rangkaian JK
Flip-flop terdapat 4 yaitu J, K, CLOCK, CLEAR. Jika clear pada rangakaian
tersebut berlogika 0 maka output Q yang dihasilkan berlogika 0 atau berada pada
posisi RESET walaupun pada input lainnya terdapat perubahan. Rangakaian
akan berada pada posisi SET jika semua input berlogika 1 atau jika clock
berlogika 0..

I. Saran
J. Daftar Pustaka

5
K. Lampiran
 D Flip-Flop dengan NAND gate

6
 D Flip-Flop dengan IC 7474