LAPORAN PRAKTIKUM ELEKTRONIKA II

GERBANG TTL DAN FLIP FLOP SR

Disusun untuk Memenuhi Tugas Mata Kuliah Praktikum Elektronika II

yang Dibimbing oleh Dr. H. Edi Supriana, M. Si

Disusun oleh :

Nama : Intan Sari Dewi

NIM : 210321606843

Kelas/Offering :B

Kelompok : B1

PROGRAM STUDI PENDIDIKAN FISIKA

FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM

UNIVERSITAS NEGERI MALANG

NOVEMBER 2022
 GERBANG TTL DAN FLIP FLOP SR

A. Tujuan
1. Mengetahui prinsip kerja flip-flop
2. Mengetahui pengaruh kosdisi J dan K terhadap keluaran Q dan negasinya
3. Mengetahui pengaruh clock terhadap keluaran
B. Dasar Teori

Flip-flop JK merupakan rangkaian flip-flop yang telah di buat dengan

menggunakan flip-flop J-K yang kedua inputnya dihubungkan menjadi satu maka
akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika
inputannya tinggi dan outputnya akan tetap jika inputnya rendah.

rangkaian flip-flop bekerja dengan dua buah input dan outpt yang saling
berlawanan. dalam setiap rangkaian memiliki sirkuit yang dapat mengubah arus
dengan cara memasukkan sinyal kesatu atau lebih input control dan memiliki output
lebih dari satu. Flip-flop memiliki dua kondisi, yakni keadaan nyala dan mati atau
logika 0 dan 1, keadaan nyala adalah 1 dan keadaan mati adalah 0. Keadaan tersebut
dapat berubah ketika terdapat pemicu yang dapat mengubah keadaan tersebut
(Teknik, T. I. M. F. dkk., 2001). Flip-flop memiliki 4 jenis yakni :
1. D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan
menggunakan flip-flop SR. Perbedaan dengan flip-flop RS terletak pada input R
pada D flip-flop inputan R terlebih dahulu diberi gerbang NOT, maka setiap
masukan ke D FF ini akan memberikan keadaan yang berbeda pada input RS
dengan demikian hanya terdapat 2 keadaan “SET: dan :RESET” S=0 dan S=1 dan
R=0, jadi dapat diisi. Flip flop D dibangun dengan menggunanakan flip-flop S-R.
Dengan adanya gerbang NOT yang masuk ke input R,maka setiap input yang
diumpamakan ke D akan memberikan keadaan yang berbeda pada input S dan
R.Dengan demikian hanya akan terdapat dua keadaan dari S dan R yakni S= 0 dan
R= 1, atau S= 1 dan R= 0 jadi, output flip-flop D juga hanya memiliki 2 keadaan
yakni set atau reset.
2. T flip-flop merupakan rangkaian flip flop yang dibuat dengan menggunakan flip-
flop J=K yang kedua inputnya dihubungkan menjadi satu maka akan dieroleh flip-
flop yang memiliki watak membalik output sebelumnya jika inputnya tinggi dan
outputnya akan tetap jika inputnya rendah.
3. JK Flip-flop adalah perbaikan dari RS Flipflop di dalam hal bahwa kondisi tidak
menentu (indeterminate state) darijenis RS adalah didefinisikan di dalam jenis JK.
Input-input J dan K bertindak seperti input-input S dan R untuk men-set dan
mengclear flip-flop. Jika input-input diberikan kedua J dan K secara bersamaan,
FF tersebut berubah kondisi komplemennya, yaitu, jika Q = 1, FF tersebut
berubah ke Q = 0, dan sebaliknya. Clocked JK Flip-flop ditunjukkan pada Gambar
5 (a). Output Q di-AND-kandengan input K dan CP sehingga FF adalah“clear”
selama pulsa clock hanya jika Q sebelumnya adalah 1. Dengan hal yang sama,
output Q’ di-AND-kan dengan input-input J dan CP sehingga FF adalah “set”
dengan pulsa clock hanya jika Q’ sebelumnya adalah 1(Eko Nuryanto Staf
Pengajar Jurusan Teknik Elektro -Politeknik Negeri Semarang JlProf Soedarto SH
& Semarang -, 2017).
4. Flip-Flop SR ini adalah dasar dari semua Flip-flop yang memiliki 2 gerbang
inputan / masukan yaitu R dan S. R artinya “RESET” dan S artinya “SET”. Flip-
flop yang satu ini mempunyai 2 keluaran / outputyaitu Q dan Q`. Bila S
diberilogika 1 dan R diberilogika 0, maka output Q akan berada pada logika 0 dan
Q not pada logika 1. Bila R diberi logika 1 dan S diberi logika 0 makakeadaan
output akan berubah menjadi Q berada pada logik 1 dan Q not pada logika 0. Sifat
paling penting dari Flip-Flop adalah bahwa sistem ini dapat menempati salah satu
dari dua keadaan stabil yaitu stabil I diperolehsaat Q =1 dan Q not = 0, stabilke II
diperoleh saat Q=0 dan Q not (Utami dkk., 2020)

Kelemahan flip-flop S-R adalah munculnya output yang tidak dapat

didefinisikan ketika input S dan R tinggi untuk jenis NOR dan rendah untuk jenis
NAND. Untuk menanggulanginya muncul keadaan tersebut,maka dikembangkan flip-
flop J-K, flip-flop J-K dibangun untuk mengantisipasi keadaan terlarang pada flip-
flop S-R. Penggunaan flip-flop J-K dapat menimbulkan masalah apabila sinyal input J
dan K diberikan bersamaan dengan sinyal clock pemicu. Misal flip-flop J-K
dioperasikan dalam keadaan set,sehingga input diberikan keadaan tinggi ( J = 1) dan
input K diberikan keadaan rendah (K=0).Perlu dikemukakan terlebih dahulu bahwa
pada umumnya sinyal-sinyal pemicu flip-flop termasuk sinyal input ketika
diumpankan ke input-input flip-flop tidak langsung bernilai tinggi,namun
memerlukan waktu tertentu atau mengalami penundaan dalam mencapai keadaan
stabil.
C. Alat dan Bahan
1. Projeck Board
2. Flip-flop JK, D, T (IC 7410, IC 7474, dan IC 7400)
3. Kabel
4. Lampu LED
5. Power Supply

D. Gambar Alat Set Percobaan

E. Prosedur Percobaan
1. Buat rangkaian seperti pada Gambar 1 (menggunakan IC 7410 dan IC 7400 atau
7401). Lihat kembali bagian pendahuluan sebagai acuan.

2. Gunakan tegangan +5V untuk input nilai logika 1 dan 0 V untuk input nilai logika
0.
3. Lengkapi tabel berikut,
Masukan Keluaran
Clock J K Q 𝑄′ Q 𝑄′

4. Buat rangkaian seperti Gambar 2 (Gunakan IC 74x72 atau 74x76)

5. Lakukan langkah 2 dan 3 untuk Gambar 2

6. Buat rangkaian seperti Gambar 3 (Gunakan IC 74x72 atau 74x76)
7. Lakukan langkah 2 dan 3 untuk Gambar 3 (Perhatikan bahwa nilai K terikat oleh
nilai J)

8. Buat rangkaian seperti Gambar 4 (Gunakan IC 74x72 atau 74x76)

9. Lakukan langkah 2 dan 3 untuk Gambar 4 (Perhatikan bahwa nilai K dan J selalu
bernilai logika 1)
10. Buat rangkaian seperti Gambar 5 (Gunakan IC 74x74)

11. Gunakan tegangan +5V untuk input nilai logika 1 dan 0 V untuk input nilai logika
0.
 12. Lengkapi tabel berikut
Masukan Keluaran
Clock J K Q 𝑄′ Q 𝑄′

F. Data Pengamatan
Tabel 1
Masukan Keluaran
Clock J K Q 𝑄′ Q 𝑄′
1 0 0 1 0 1 0
1 0 0 0 1 0 1
1 0 1 1 0 1 0
1 0 1 0 1 1 0
1 1 0 1 0 0 1
1 1 0 0 1 0 1
1 1 1 1 0 0 1
1 1 1 0 1 1 0
Tabel 2
Masukan Keluaran
Clock J K Q 𝑄′ Q 𝑄′
0 1 1 1 0 1 0
1 1 1 1 0 0 1
0 1 0 0 1 0 1
1 1 0 0 1 1 0
0 0 1 1 0 0 1
1 0 1 0 1 0 1
0 0 0 0 1 0 1
1 0 0 0 1 0 1
Tabel 3
J clock Q 𝑄′
0 1 1 0
1 1 0 1

Tabel 4
Masukan Keluaran
Clock J K Q 𝑄′ Q 𝑄′
0 1 1 1 0 1 0
1 1 1 1 0 0 1
0 1 0 0 1 0 1
1 1 0 0 1 1 0
0 0 1 1 0 0 1
1 0 1 0 1 0 1
0 0 0 0 1 0 1
1 0 0 0 1 0 1
 Tabel 5
Clock D Q 𝑄′ Q 𝑄′
0 1 1 0 1 0
1 1 1 0 1 0
0 0 1 0 1 0
1 0 1 0 0 1

G. Analisis Data
Pada tabel 1 dapat diketahui bahwa pada rangkaian tersebut clock akan
berpengaruh pada keluaran ketika berlogika 1 atau bisa dikatakan set up dari clock
adalah ketika naik. Input J dan K menjadi penentu dari output Q dan Q’. Apabila
input J berlogika 1 dan input K berlogika 0 maka output Q akan berlogika 1 dan Q’
berlogika 0 ketika clock naik. Apabila input J berlogika 0 dan input K berlogika 1
maka Q akan berlogika 0 dan Q’ berlogika 1 ketika clock naik. Apabila input J dan K
bernilai 1 maka output dari Q dan Q’ akan berlogika 0 dan 1 ketika clock naik, namun
nilai Q dan Q’ akan berlogika 0 atau menyala secara bergantian setiap turunnya clock.
Pada tabel 2 dapat diketahui bahwa secara umum saat clock turun atau
berlogika 0 maka input J dan K tidak akan berpengaruh pada output. Output akan
berubah ketika clock naik. Output dari Q akan berlogika 1 ketika clock naik dan input
J berlogika 1. Output dari Q’ akan berlogika 1 ketika clock naik dan input K berlogika
1. Ketika input J dan K berlogika 0 maka Q dan Q’ akan bertahan seperti kondisi
sebelumnya, baik clocknya naik maupun turun. Ketika input J dan K berlogika 1
maka Q dan Q’ akan menyala bergantian setiap clock naik (0-1-0-1-0-1, yakni di
setiap clock berlogika 1).
Pada data pada tabel 3 dapat diketahui bahwa input J dan K akan selalu
berlawanan. Ketika input J berlogika 1 maka output Q’ akan berlogika 0 dan output Q
akan berlogika 1 ketika clock naik dan akan bertahan ketika clock turun. Apabila
input J berlogika 0 maka output Q akan berlogika o dan output Q’ akan berlogika 1
ketika clock naik dan akan bertahan ketika clock turun.
 Pada data pada tabel 4 dapat diketahui bahwa nilai input J = K = 1. Rangkaian
ini biasanya disebut flip-flop togle. Pada rangkaian 4 nilai output Q dan Q’ akan
menyala bergantian atau dikatakan berubah dari kondisi semula ,dari Q = 0 menjadi Q
= 1, Q’ = 1 menjadi Q’ = 0, atau sebaliknya. Perubahan tersebut terjadi setiap naiknya
clock (clock berlogika 1). Apabila clock turun (berlogika 0) maka nilai Q dan Q’
bertahan seperti kondisi semula.
Pada data pada tabel 5 dapat mengetahui bahwa pada flip-flop D nilai output
Q akan berlogika 1 jika input D berlogika 1 dan clock naik (berlogika 1). Output Q
akan berlogika 0 jika input D berlogika 0 dan clock naik. Ketika clock turun maka
nilai output Q sama dengan kondisi sebelumnya.

H. Pembahasan

Pada gambar 1 ketika clock bernilai 1

Saat J = 0 dan K = 0 maka keluaran Q dan Q’ (kondisi terakhir)
Saat J = 1 dan K = 0 maka keluaran Q = 1 dan Q’ = 0
Saat J = 0 dan K = 1 maka keluaran Q = 0 dan Q’= 1
Saat J = 1 dan K = 1 maka keluaran Q = 0 dan Q’ = 1 (kondisi togel)
Sehingga akan membentk graik waktu seperti berikut

Pada gambar 2 Ketika clock bernilai 1

Saat J = 0 dan K = 0 maka keluaran Q dan Q’ (kondisi terakhir)
Saat J = 1 dan K = 0 maka keluaran Q = 1 dan Q’ = 0
Saat J = 0 dan K = 1 maka keluaran Q = 0 dan Q’= 1
Saat J = 1 dan K = 1 maka keluaran Q = 0 dan Q’ = 1 (kondisi togel)
Sehingga akan membentuk grafik waktu sebagai berikut
Pada gambar 3 dikarenakan terdapat gerbang NOT antara J dan K maka input J dan K
tidak akan mungkin bernilai sama. Hal ini dikarenakan jika J=1 dan K=0 maka Q=1
dengan kondisi clock adalah 1. Jika J=0 dan K=0 maka Q=0 dengan kondisi clock
adalah 1. Hanya saat clock menyala apabila clocknya mati maka hasil Q dan Q’
sesuai dengan kondisi akhir.
Sehingga grafik yang dibentuk seperti berikut

Jika J dan K sama sama akan bernilai 1 maka keluaran Q dan Q’ akan berybah-ubah
atau dapat disebut dengan kondisi togel. Pada flip-flop JK tidak terdapat kondisi
terlarang, Sehingga akan membentuk grafik waktu sebagai berikut.
Jika clock = 0 maka RS tetap nol dan Q serta Q’ adalah kondisi terakhir untuk
membuat perubahan pada Q harus ada clock (berlogika 1), sehingga grafik waktu
akan membentuk sebagai berikut.

Pembahasan Tugas

1. Bahaslah logika J dan K yang menyebabkan keluaran Q dan atau negasinya (Q’)
berubah!

• Saat J dan K diberi nilai logika yang sama sebesar 1, maka Q yang
dihasilkan akan berubah-ubah dari 1 ke 0 atau sebaliknya. Oleh karena itu,
clock akan kembali ke 0 ketika keluaran Q tidak menentu, hal ini yang
disebut sebagai gejala balapan putar ( race round )
2. Bahaslah logika J an K yang menyebabkan keluaran Q dan atau negasinya (Q’)
tetap!

• Output Q dan Q' akan bernilai tetap apabila berada pada kondisi terakhir
yakni saat input J dan K sama-sama berlogika 0 walaupun logika clock nya
berubah ubah. Artinya jika Output Q dan Q' sebelumnya berlogika 1 dan 0
 apabila diberi input J dan K berlogika 0 maka Output Q dan Q' akan tetap
berlogika 1 dan 0.

3. Apakah fungsi clock pada rangkaian gambar 1

• Pada JK Flip Flop mempunyai masukan / inputan yaitu J dan K yang

dipicu oleh suatu Clock (ck) positif dan negatif. Artinya JK Flip-Flop
keadaanya tidak akan berubah sampai berlangsungnya sinyal clock.
Penerapan clock pada sebuah flip-flop sangat penting terutama pada sistem
digital berskala besar dengan beratus-ratus flip-flop yang dihubungkan
satu sama lain. Untuk menjamin flip-flop berubah keadaan pada saat yang
sama maka Clock dipasang secara serentak. Dimana penyerempakan pada
clock ini sangat penting dalam berbagai istem digital.
4. Adakah suatu kondisi dimana Q= Q'

• Tidak ada , karena pada JK Flip-flop tidak ada kondisi terlarang atau yang
berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi
perubahan pada keluarannya / outputnya. Sedangkan pada D Flip Flop
memberi keadaan yang berbeda pada input RS, dengan demikian hanya
terdapat 2 keadaan “SET” dan “RESET” S=0 dan R=1 atau S=1 dan R=0.
Dan untuk flip flop T juga tidak ada kondisi Q=Q’
 I. Kesimpulan

1. JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik
(up counter) ataupun pencacah turun (down counter). Fungsi dasar pencacah
adalah untuk "mengingat" berapa banyak pulsa detak yang telah dimasukkan
kepada masukan, sehingga pengertian paling dasar pencacah adalah system
memori. dalam flip flop JK tidak terdapat kondisi pacu atau terlarang, jika J dan K
sama sama berlogika 1 maka kondisi Q akan berubah-ubah ( togel).

2. Flip flop D merupakan flip flop multivibrator-Bistabil. Flip flop D berfungsi

sebagai media penyimpan data, seperti penyimpan data yang dapat digunakan
untuk menyimpan memori. Hal ini dibuktikan dengan jika clok 0 maka Q dan Q'
adalah kondisi terakhir (memori)

3. T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan

menggunakan flip-flop J-K yang kedua inputnya dihubungkan menjadi satu maka
akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika
inputannya tinggi dan outputnya akan tetap jika inputnya rendah.

J. Daftar Pustaka
Eko Nuryanto Staf Pengajar Jurusan Teknik Elektro -Politeknik Negeri Semarang JlProf

Soedarto SH, L. H., & Semarang -, T. (2017). Aplikasi Jk Flip-Flop Untuk Merancang

Decade Counter Asinkron. Orbith, 13(2), 108–113.

Teknik, T. I. M. F., Yogyakarta, U. N., & Pendidikan, D.,. (2001). Teknik, T. I. M. F.,

Yogyakarta, U. N., Pendidikan, D., Kejuruan, M., Jenderal, D., Dasar, P., Menengah,

D. A. N., & Nasional, D. P. (2001). Dasar Flip-Flop.

Utami, R. W., Farida, N., Al’Ayubi, Moch. W., Novita, A. D., & Antarnusa, G. (2020).

Pembuktian Tabel Kebenaran Pada Percobaan Flip Flop SR Berdetak Dan Flip Flop

D. Seminar Nasional Pendidikan Fisik, 3(1), 330–335.

K. Lampiran
Lampiran dokumentasi