Disusun Oleh :
Nama : M FARIS BINAWAN
NIM : 19302244009
3) JK-Flip-Flop adalah clocked SR-FF yang dilengkapi dengan sebuah terminal pulsa
clock. Pulsa clock ini berfungsi mengatur keadaan Set dan Reset. Bila pulsa clock
berlogik 0, maka perubahan logik pada input R dan S tidak akan mengakibatkan
perubahan pada output Q dan Qnot. Akan tetapi apabila pulsa clock berlogik 1, maka
perubahan pada input R dan S dapat mengakibatkan perubahan pada output Q dan Q
not.
III. METODOLOGI
A. Alat dan Bahan
1. Alat dan Bahan
1. Simulasi Elektronika Digital yaitu Proteus 8 Profesional dengan komponen :
Gerbang NAND
Gerbang NOT
Gerbang AND
IC 7476
IC 7474
Logicstate
LED
Ground
2. Alat tulis
3. Modul Praktikum Sistem Digital
B. Skema Rangkaian
1. Rangkaian Flip-Flop SR
2. Rangkaian Flip-Flop D
3. Rangkaian Flip-Flop JK
2. Rangkaian Flip-Flop D
Input Output
Langkah
Ck D Q Q
1 0 0 1 1
2 0 1 1 1
3 1 0 0 1
4 1 1 1 0
Pada FF D, rangkaian bekerja apabila clock / CK dalam keadaan pulse tinggi dimana
Q dan Q’ akan berkebalikan
3. Rangkaian Flip-Flop JK
Input Keadaan Output
Langkah
J K S R Q Q
1 0 0 1 0 1 0
2 0 1 1 0 1 0
3 1 0 1 0 1 0
4 1 1 1 0 1 0
5 0 0 0 1 0 1
6 0 1 0 1 0 1
7 1 0 0 1 0 1
8 1 1 0 1 0 1
V. PEMBAHASAN
Praktikum ini bertujuan untuk Mempelajari cara kerja berbagai rangkaian flip–
flop, Membuat rangkaian flip-flop dari gerbang logika dasar, dan mempelajari tabel
kebenaran suatu rangkaian flip-flop. Ada 5 rangkaian dalam praktikum ini antara lain FF
SR ,FF D, FF JK, FF menggunakan IC 7476, dan FF menggunakan IC 7474.
1. Flip-flop SR (Gerbang Logika)
Rangakain FF SR adalah rangkaian FF yang paling dasar. Pada praktikum
rangkaian ini menggunakan gerbang logika NAND. S dan R sebagain masukan dan
keluarannya Q dan Q’,dimana Q’ merupakan kebalikan dari Q. Berdasarkan
praktikum output Q dan Q’ akan sama-sama bernilai 1 apabila S dan R bernilai 1.
Namun hal ini harus dihindarkan karena nilai Q’ menjadi tidak berkebalikan dengan Q
itulah mengapa pada tabel kebenaran tertulis tidak terdefinisi.
Rangkaian FF SR logika NAND apabila masukan S=1 dan R=0 maka output Q
akan berlogika 1, yang mana output dari Q juga akan masuk ke gerbang NAND yang
kedua sehingga outputnya menjadi 0 dan Q’=1 atau bisa dikatakan rangkaian reset.
Ketika masukanya di balik S=0 dan R=1 maka kondisi output Q pada logika NAND
kedua akan berlogika 1 dan Q’ belogika 0 atau dalam kondisi set. Namun apabila
masukan S=R=1 maka output dalam kondisi terlarang. Hasil tersebut didapatkan
dengan pulse clock tinggi. Lain halnya dengan pulse clock rendah, keluaran Q dan Q’
menghasilkan logika rendah apaun nilai S dan R nya. Input clock ini diberikan agar
output flip-flop dapat berubah kondisi antara set dan reset berkelanjutan.
2. Flip-flop D (Gerbang Logika)
Bersadarkan praktikum yang telah dilakukan rangkaian flip-flop ini mirip
seperti rangkaian FF SR hanya saja pada input R ditambahkan gerbang NOT sehingga
menghsilkan input baru yang berkebalikan dengan masukan D. Sama seperti
rangkaian FF SR yang diberikan clcok, rangkaian berkerja apabila input clock dalam
keadaan pulse tinggi.
3. Flip-flop JK (Gerbang Logika)
Flip-flop JK dapat dibilang adalah rangkaian FF SR dengan tambahan dua
gerbang logika AND dan kopling silang dari FF SR di output Qn dan Q´n . Secara
teori adanya kopling silang ini menghilangkan kondisi S=R=1 yang tidak valid pada
FF SR. Jika input J dan K sama-sama berada pada logika 1 serta pulse clock dalam
keadaan tinggi, maka rangkaian akan beralih dari SET ke RESET atau sebaliknya.
Namun dalam praktiknya hasil ini tidak tercapai. Pada keluaran Qn dan Q´n ,LED
sebagai indikator tidak menunjukkan adanya masukan yang bekerja. Tanda abu-abu
pada gerbang logika NAND menunjukkan bahwa aliran high/low kurang jelas,
penyebabnya sendiri masih sulit dimengerti karena secara pratik rangkaian yang
dicoba sudah sesuai dengan skema yang diminta. Adanya aliran yang mengambang ini
kemungkinan dari aliran kopling silang yang diambil oleh gerbang logika AND
sehingga mempengaruhi aliran untuk gerbang logika selanjutnya
4. Flip-flop JK (IC 7476)
Berbeda dengan FF JK yang sebelumnya, praktikum FF JK ini menggunakan
yang sudah dikemas langsung dalam IC. Berdasarkan praktikum yang telah dilakukan
dapat diketahui bahwa umumnya sinyal pemicu FF termasuk sinyal input ketika
diberikan tidak langsung bernilai tinggi, melainkan membutuhkan waktu untuk
mencapai kestabilan.
Dalam praktiknya Qn diatur terlebih dahulu diawal dalam keadan tinggi atau
rendah. Posisi awal ini hanya akan mempengaruhi keluaran awal dan tidak
berpengaruh pada variasi JK selanjutnya, seperti yang ditampilkan pada tabulasi data
5. Flip-flop D (IC 7474)
Sama seperti IC 7476, pengaturan Qn diawal juga tidak mempengaruhi
keluaran selanjutnya dari IC 7476,hanya berpengaruh pada Qn awal. Namun saat
awal Qn=1 , Qn +1 tidak sama dengan Qn, melainkan kebalikannya tetapi ini hanya
ternyata pada masukan awal saja
VI. KESIMPULAN
Berdasarkan praktikum di atas dapat disimpulkan bahwa :
1. Flip-Flop terdiri dari rangkaian gerbang logika yang mempunyai fungsi pengingat
(memory). Rangkaian ini dala melakukan proses penyimpanan data sesuai kombinasi
masukan
2. Cara kerja flip-flop :
a. FF SR, Perubahan pada output FF SR hanya akan terjadi jika clock dalam logika
high, ketika clock dalam logika low, keluaran flip flop tidak ada. Ketika S=R=0
keluaran FF tetap. Ketika S=0 dan R=1 keluaran Q=0 dan Q’ kebalikannya
disebut keadaan RESET. Apabila S=1 dan R=0 output Q=1 dan keadaan ini
disebut SET. Sedangkan jika S=R=1 dimana keadaan mereset dan set bersamaan
maka menghasilkan keluaran yg tidak dapat diprediksi atau tidak valid
b. FF D, Hanya akan terjadi apabila masukan clock tinggi sama seperti FF SR.
Ketika clock =1 maka akan terjadi perubahan nilai pada output,yaitu berapapun
variasi yang dimasukkan D
c. FF JK, (Gerbang logika) Gerbang logika FF JK tidak dapat dipahami dengan baik
karena dalam praktikum tidak menemukan rangkaian yang berjalan dengan baik
d. FF IC 7476, Pr dan Cr atau dalam proteus S dan R berfungsi untuk mengatur atau
mengkondisikan keluaran Qn dan Q’n . Apabila Pr high dan Cr low maka Qn low
dan Q´n sebaliknya. Apabila J, K, Pr, dan Cr diberi masukan high maka FF JK
akan berperan sebagi toogle
e. FF IC 7474, Nilai pada masukan D akan diterima apabila ada perubahan clock
dari low ke high. Perubahan pada maskan D tidak akan berpengaruh pada
keluaran D bila terjadi transisi clock dari 0 ke 1
3. Tabel kebenaran flip-flop diperoleh berdasarkan praktikum sesuai dengan tabel
kebenaran secara teoritis
LAMPIRAN
1. Rangkaian Flip-Flop SR
2. Rangkaian Flip-Flop D
4. Rangkaian Flip-Flop IC 7476
5. Rangkaian Flip-Flop IC 7474