PRAKTIKUM 4

COUNTER SINKRON

Disusun oleh :
Dimas Aditya Wiranata
(2120600045)
1D4 Teknik Elektronika B

PROGRAM STUDI TEKNIK ELEKTRONIKA

DEPARTEMEN TEKNIK ELEKTRO
POLITEKNIK ELEKTRONIKA NEGERI SURABAYA
2021
 PERCOBAAN 4.
COUNTER SINKRON

4.1. TUJUAN :
Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu :
- Membuat Rangkaian dasar Counter Sinkron dengan prinsip Sekuensial.
- Memahami karakteristik Counter Sinkron.
- Membuat Up dan Down Counter Sinkron.
- Membuat Up- Down Counter Sinkron dengan input control.

4.2. PERALATAN :
- Modul Trainer ITF 02 / DL 02

4.3. DASAR TEORI

4.3.1. DASAR COUNTER SINKRON
Counter merupakan aplikasi dari Flip-flop yang mempunyai fungsi
menghitung. Proses penghitungan yang dilakukan Counter secara sekuensial, baik
menghitung naik (Up Counting) maupun turun (Down Counting).

Berdasarkan pemberian trigger di masing-masing flip-flop penyusun

rangkaian Counter, dikenal 2 macam Counter : Counter Sinkron (Synchronous
Counter) dan Counter Asinkron (Asynchronous Counter).

Pada Counter Sinkron, sumber clock diberikan pada masing-masing input

Clock dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari
sumber, maka perubahan tersebut akan men-trigger seluruh Flip-flop secara
bersama-sama.
4.3.2. UP DAN DOWN COUNTER
Sebuah Counter disebut sebagai Up Counter jika dapat menghitung secara
berurutan mulai dari bilangan terkecil sampai bilangan terbesar. Contoh : 0-1-2-34-
5-6-7-0-1-2-….

Sedangkan Down Counter adalah Counter yang dapat menghitung secara berurutan
dari bilangan terbesar ke bilangan terkecil. Tabel PS/NS untuk Up dan Down
Counter 3 bit seperti ditunjukan pada Tabel 4.1.

Tabel 4.1. Tabel PS/NS untuk Up dan Down Counter 3 bit.

UP COUNTING DOWN COUNTING

CLK A B C Dec A B C Dec
0 0 0 0 1 1 1 7
0 0 1 1 1 1 0 6
0 1 0 2 1 0 1 5
0 1 1 3 1 0 0 4
1 0 0 4 0 1 1 3
1 0 1 5 0 1 0 2
1 1 0 6 0 0 1 1
1 1 1 7 0 0 0 0

Untuk membuat sebuah rangkaian Up Counter, lakukan langkah-langkah sintesa

rangkaian yang telah dijelaskan sebelumnya. Dari hasil persamaan logika
berdasarkan Tabel PS/NS di atas didapatkan rangkaian seperti di bawah ini :
Berdasarkan Tabel 4.1, dapat dilihat bahwa Down Counting merupakan kebalikan
dari Up Counting, sehingga rangkaiannya masih tetap menggunakan

rangkaian Up Counter, hanya outputnya diambilkan dari Q masing-masing Flipflop.

Bentuk rangkaian Down Counter adalah seperti gambar 4.3.

4.3.3. RANGKAIAN UP/DOWN COUNTER

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena
adanya input eksternal sebagai control yang menentukan saat menghitung Up atau
Down. Pada gambar 4.4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit.
Jika input CNTRL bernilai ‘1’ maka Counter akan menghitung naik (UP),
sedangkan jika input CNTRL bernilai ‘0’, Counter akan menghitung turun
(DOWN).
 Gambar 4.4. Rangkaian Up/Down Counter Sinkron 3 bit.

4.4. PROSEDUR PERCOBAAN

A. Up Counter Sinkron
1. Pada Modul Trainer ITF-02, buatlah rangkaian Up Counter Sinkron 3 bit seperti
gambar 4.2.

2. Jalankan Counter tersebut, dan buatlah Tabel PS/NS nya.

B. Down Counter Sinkron

1. Buat rangkaian Down Counter Sinkron 3 bit seperti gambar 4.3.
2. Jalankan Counter tersebut, dan buatlah Tabel PS/NS nya.

C. Up/Down Counter Sinkron

1. Buat rangkaian Up/Down Counter Sinkron 3 bit seperti gambar 4.4.
2. Pada input CNTRL, berikan nilai ‘1’ jika ingin menghitung naik (UP) dan ‘0’
jika ingin menghitung turun (DOWN).

3. Jalankan Counter tersebut, dan catat hasilnya pada Tabel PS/NS-nya.

4.5. TUGAS
1. Buat rangkaian Down Counter Sinkron 4-bit seperti pada Percobaan B, dengan
menggunakan D-Flip flop.

2. Disain sebuah Counter Sinkron 3 bit acak yang menghitung : 3-6-4-2-7-5-0-1-

36-4-2-7-… Gunakan SR- Flip flop.

LAPORAN SEMENTARA PRAKTIKUM 4

“COUNTER”

DATA PERCOBAAN
1. Tabel Ps/Ns UP COUNTER

Present output Next output

CLK A B C Dec A B C Dec

0 0 0 0 0 0 1 1

0 0 1 1 0 1 0 2

0 1 0 2 0 1 1 3

0 1 1 3 1 0 0 4

1 0 0 4 1 0 1 5

1 0 1 5 1 1 0 6

1 1 0 6 1 1 1 7

1 1 1 7 0 0 0 0
2. Tabel Ps/Ns DOWN COUNTER
Present output Next output

CLK A B C Dec A B C Dec

0 0 0 0 1 1 1 7

1 1 1 7 1 1 0 6

1 1 0 6 1 0 1 5

1 0 1 5 1 0 0 4

1 0 0 4 0 1 1 3

0 1 1 3 0 1 0 2

0 1 0 2 0 0 1 1

0 0 1 1 0 0 0 0

3. Tabel Ps/Ns UP/DOWN COUNTER

Control Present output Next output

CLK CNTRL A B C Dec A B C Dec

0 0 0 0 0 1 1 1 7
0 1 1 1 7 1 1 0 6

0 1 1 0 6 1 0 1 5

0 1 0 1 5 1 0 0 4

0 1 0 0 4 0 1 1 3

0 0 1 1 3 0 1 0 2

0 0 1 0 2 0 0 1 1

0 0 0 1 1 0 0 0 0

1 0 0 0 0 0 0 1 1

1 0 0 1 1 0 1 0 2

1 0 1 0 2 0 1 1 3

1 0 1 1 3 0 0 0 4

1 1 0 0 4 1 0 1 5
 1 1 0 1 5 1 1 0 6

1 1 1 0 6 1 1 1 7

1 1 1 1 7 0 0 0 0

ANALISA PERCOBAAN
1. Percobaan Up Counter Sinkron
Berdasarkan data percobaan diatas pada percobaan pertama membuat rangkaian
up counter sinkron dimana perubahan nilainya terjadi ketika clock diberikan
dari logika 1 ke logika 0 (active low).

Analisa Proses Counter :

1. Pada saat kondisi awal output masih bernilai 000. Kemudian ketika clock
diaktifkan dari high ke low, maka input pada JK – FF (A) akan dalam kondisi
00 (hold) dimana next state akan mempertahankan kondisi sebelumnya yaitu
0, kemudian pada JK – FF (B) akan dalam kondisi yang sama yaitu 00 (hold),
next state akan mempertahankan kondisi sebelumnya yaitu 0, dan pada input
JK – FF (C) akan dalam kondisi 11 (toggle), pada kondisi ini next state akan
berlogika 1 dari kondisi sebelumnya yaitu 0. Sehingga ketika clock diberikan
logika 0, present state 000 akan berubah menjadi 001.

2. pada saat present output 001, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 00 dimana next state
akan mempertahankan kondisi sebelumnya yaitu 0, kemudian pada input JK
– FF (B) akan dalam kondisi 11 (toggle) maka next state pada JK – FF (B)
akan berlogika 1 dari sebelumnya yaitu 0 dan pada input JK – FF (C) akan
dalam kondisi 11 (toggle), pada kondisi ini next state akan berlogika 0 dari
 kondisi sebelumnya yaitu 1. Sehingga ketika clock diberikan logika 0, present
state 001 akan berubah menjadi 010.

3. pada saat present output 010, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 00 (hold) dimana next
state akan mempertahankan kondisi sebelumnya, kemudian pada input JK –
FF (B) akan dalam kondisi 00 (hold) maka next state pada JK – FF (B) akan
tetap berlogika 1 dan pada input JK – FF (C) akan dalam kondisi 11 (toggle),
pada kondisi ini next state akan berlogika 1 dari kondisi sebelumnya yaitu 0.
Sehingga ketika clock diberikan logika 0, present state 010 akan berubah
menjadi 011.

4. pada saat present output 011, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 11 (toggle) dimana
next state akan membalikkan kondisi sebelumnya dari 0 menjadi 1, kemudian
pada input JK – FF (B) akan dalam kondisi 11 (toggle) maka next state pada
JK – FF (B) akan berlogika 0 dari sebelumnya yaitu 1 dan pada input JK –
FF (C) akan dalam kondisi 11 (toggle), pada kondisi ini next state akan
berlogika 0 dari kondisi sebelumnya yaitu 1. Sehingga ketika clock diberikan
logika 0, present state 011 akan berubah menjadi 100.

5. pada saat present output 100, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 00 (hold) dimana next
state akan mempertahankan kondisi sebelumnya yaitu 1, kemudian pada input
JK – FF (B) akan dalam kondisi 00 (hold) maka next state pada JK – FF (B)
akan tetap berlogika 0 dan pada input JK – FF (C) akan dalam kondisi 11
(toggle), pada kondisi ini next state akan berlogika 1 dari kondisi sebelumnya
yaitu 0. Sehingga ketika clock diberikan logika 0, present state 100 akan
berubah menjadi 101.

6. pada saat present output 101, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 00 (hold) dimana next
state akan mempertahankan kondisi sebelumnya yaitu 1, kemudian pada input
JK – FF (B) akan dalam kondisi 11 (toggle) maka next state pada JK – FF (B)
akan berlogika 1 dari sebelumnya yaitu 0 dan pada input JK – FF (C) akan
dalam kondisi 11 (toggle), pada kondisi ini next state akan berlogika 0 dari
 kondisi sebelumnya yaitu 1. Sehingga ketika clock diberikan logika 0, present
state 101 akan berubah menjadi 110.

7. pada saat present output 110, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 00 (hold) dimana next
state akan mempertahankan kondisi sebelumnya yaitu 1, kemudian pada input
JK – FF (B) akan dalam kondisi 00 (hold) maka next state pada JK – FF (B)
akan tetap berlogika 1 dan pada input JK – FF (C) akan dalam kondisi 11
(toggle), pada kondisi ini next state akan berlogika 1 dari kondisi sebelumnya
yaitu 0. Sehingga ketika clock diberikan logika 1, present state 110 akan
berubah menjadi 111.

8. pada saat present output 111, ketika clock akan diaktifkan dari high menjadi
low, maka input pada JK – FF (A) akan dalam kondisi 11 (toggle) dimana
next state akan membalikkan kondisi sebelumnya yaitu 1 menjadi 0,
kemudian pada input JK – FF (B) akan dalam kondisi 11 (toggle) maka next
state pada JK – FF (B) akan berlogika 0 dari sebelumnya yaitu 1 dan pada
input JK – FF (C) akan dalam kondisi 11 (toggle), pada kondisi ini next state
akan berlogika 0 dari kondisi sebelumnya yaitu 1. Sehingga ketika clock
diberikan logika 1, present state 111 akan berubah menjadi 000.

2. Percobaan Down Counter Sinkron

Berdasarkan data percobaan diatas pada percobaan kedua membuat rangkaian
down counter sinkron dimana perubahan nilainya terjadi ketika clock diberikan
dari logika 1 ke logika 0 (active low). Proses analisanya seperti pada analisa
rangkaian up counter hanya saja output yang diambil adalah kebalikan dari up
counter. Dimana jika up counter mengambil output Q pada masing –

masing flip – flop, maka down counter akan mengambil output Q pada masing
– masing flip – flop. Sehingga akan berkebalikan semua outputnya dari analisa
rangkaian up counter.

3. Percobaan Up/Down Counter Sinkron

 Berdasarkan data percobaan diatas pada percobaan kedua membuat rangkaian
down counter sinkron dimana perubahan nilainya terjadi ketika clock diberikan
dari logika 1 ke logika 0 (active low). Proses analisanya gabungan dari rangkaian
up counter dan down counter dengan menambah gerbang 2 gerbang AND dan
gerbang OR yang nantinya diatur oleh input control (CNTRL). Maka ketika
input CNTRL nya berlogika 0, maka rangkaian akan berfungsi sebagai
rangkaian down counter sinkron. Sedangkan jika input CNTRL nya berlogika 1,
maka rangkaian akan berfungsi sebagai rangkaian up counter sinkron

TUGAS
1. Buat rangkaian Down Counter Sinkron 4-bit seperti pada Percobaan B, dengan
menggunakan D-Flip flop.

JAWABAN
State Diagram

000

0 0

001 111
0 0

010 110

0 0
011 101

0 0
100

Tabel Ps / Ns

Present output Next output

A B C Dec A B C Dec

0 0 0 0 1 1 1 7
 1 1 1 7 1 1 0 6

1 1 0 6 1 0 1 5

1 0 1 5 1 0 0 4

1 0 0 4 0 1 1 3

0 1 1 3 0 1 0 2

0 1 0 2 0 0 1 1

0 0 1 1 0 0 0 0
Persamaan Next State :
A (t+1) = DA (A, B, C) =
B (t+1) = DB (A, B, C) = ∑ (0,3,4,7)
C (t+1) = DC (A, B, C) = ∑ (0,2,4,6)
Penyelesaian K-MAP

DA = A’B’C’ + AB + AC DB = BC + B’C’
BC BC
A A
00 01 11 10 00 01 11 10

0 1 0 1 1

1 1 1 1 1 1 1

DC = C’
BC
A
00 01 11 10
0 1 1
1 1 1
 Gambar Rangkaian Sekuensial

2. Disain sebuah Counter Sinkron 3 bit acak yang menghitung : 3-6-4-2-7-5-0-1-

36-4-2-7-… Gunakan SR- Flip flop.

JAWABAN
State Diagram

011

1 1

001 110
1 1

000 100

1 1
101 010

1 1
111

Tabel Ps / Ns

Present output Next output Eksitasi SR - FF

 A B C Dec A B C Dec SA RA SB RB SC RC

0 1 1 3 1 1 0 6 1 0 X 0 0 1

1 1 0 6 1 0 0 4 X 0 0 1 0 X

1 0 0 4 0 1 0 2 0 1 1 0 0 X

0 1 0 2 1 1 1 7 1 0 X 0 1 0

1 1 1 7 1 0 1 5 X 0 0 1 X 0

1 0 1 5 0 0 0 0 0 1 0 X 0 1

0 0 0 0 0 0 1 1 0 X 0 X 1 0

0 0 1 1 0 1 1 3 0 X 1 0 X 0

Penyelesaian KMAP

SA = B RA = B’
BC
A
00 01 11 10 A
BC
00 01 11 10
0 0 0 1 1
0 X X 0 0
1 0 0 X X
1 1 1 0 0

SB = AB’C’ + A’C RB = AB
BC
A
00 01 11 10
BC
A
0 0 1 X X 00 01 11 10

1 1 0 0 0 0 X 0 0 0
1 0 X 1 1

SC = A’C’ + A’B’ RC = A’BC + AB’

BC
A
00 01 11 10
BC
A
0 1 X 1 00 01 11 10

1 X 0 1
1 x 1 x
Gambar Rangkaian Sekuensial

KESIMPULAN
Berdasarkan analisa percobaan yang telah dilakukan, dapat disimpulkan bahwa :

• Counter merupakan aplikasi dari Flip-flop yang mempunyai fungsi untuk

menghitung. Proses penghitungan yang dilakukan Counter secara
sekuensial, baik menghitung naik (Up Counting) maupun turun (Down
Counting).

• Counter Sinkron, sumber clock diberikan pada masing-masing input Clock

dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari
sumber, maka perubahan tersebut akan men-trigger seluruh Flip-flop secara
bersama-sama.

• Pada rangkaian Up Counter 3 bit dengan menggunakan JK Flip – Flop,

input JK FF (C) diberikan logika 1 agar selalu melakukan toggle setiap kali
mentrigger clock, sedangkan Input JK FF (B) didapatkan dari keluaran JK
FF (C), sementara input JK FF (A) didapatkan dengan melakukan perkalian
antara input JK FF (B) dan (C) dengan menggunakan gerbang AND.

• Sementara jika ingin membuat Down Counter 3 bit dari JK FF tinggal

mengambil output Q dari masing masing flip – flop. Apabila ingin

melakukan keduanya sekaligus, maka melakukan tambahan dengan input
control (CNTRL) yang nantinya di proses pada gerbang logika and dan or
yang ditambahkan. Apabila input CNTRL berlogika 0 maka akan menjadi
down counter dan apabila input CNTRL berlogika 1 maka akan menjadi up
counter.