MODUL

Clocked J-K Flip-Flop

I. TUJUAN PERCOBAAN
PRaktikan diharapkan dapat menjelaskan sifat dan cara kerja rangkaian J-K Flip-
Flop dengan menggunakan IC 7473.
II. PENDAHULUAN
Gambar 10.1.(a) menunjukan sebuah clocked JK FF yang ditrigger oleh sisi
menuju positip dari pulsa clock. Input-input J dan K mengontrol keadaan FF
dengan cara yang sama seperti input-input S dan R kecuali suatu perbedaan utama
: keadaan J = K = 1 tidak menghasilkan suatu output yang tidak menentu. Untuk
keadaan ini FF akan selalu berada dalam keadaan yang berlawanan.

Gambar.10.1 Clocked JK Flip-Flop

Bekerjanya FF ini ditunjukan oleh bentuk gelombang pada gambar 10.2 yang
dapat dianalisa sebagai berikut :
1. Mula-mula semua input adalah 0 dan output Q sama dengan 1.
2. Apabila kondisi J=0 dan K=1 maka output Q=0
3. Pulsa clock kedua mendapatkan J=0 dan K=0 pada saat melakukan transisi
positipnya. Ini menyebabkan output Q tetap pada kondisi sebelumnya
yaitu Q=0.rrr
4. Pulsa clock ketiga mendapatkan J=1 dan K=0 pada saat melakukan transisi
positipnya, ini menyebabkan output Q=1.
5. Pulsa clock keempat mendapatkan J=1 dan K=1 pada saat melakukaj
transisi positipnya. Ini menyebabkan FF toggle sehingga outpu Q
berlawanan dari kondisi sebelumnya. Yaitu menjadi Q=0.

Gambar 10.2 Bentuk Gelombang

Dari bentuk gelombang ini hendaknya diperhatikan bahwa FF tidak
terpengaruh oleh sisi menuju negatip dari pulsa clock. JK FF adalah jauh
lebih baik dari pada SRFF karena tidak mempunyai keadaan kejra yang
tidak menentu. Keadaan J=K=1, yang menghasilkan operasi toggle, sangat

1
 banyak ditemukan pemakaianya di dalam semya jenis alat hitung biner.
Oleh karena itu, JKFF digunakan secara luas pada hamper semua system-
sistem digital.
III. ALAT DAN BAHAN PERCOBAAN
1. Digital trainer
2. IC TTL tipe : SN 7473(J-K Flip-Flop)
3. Tools kit
IV. LANGKAH PERCOBAAN
1. Buatlah rangkaian seperti pada gambar 10.3

Gambar 10.3 J-K Flip-Flop

2. Hubungkan terminal input J, K, Clock dan Clear ke unit input yang ada pada
trainer digital
3. Periksa Kembali semua rangkaian, jika sudah benar nyalakan power supply
4. Selanjutnya berikanlah keadaan-keadaan logic input seperti pada table, kondisi
Clear pada logic 0, amati kondisi outputnya.
5. Ulangi percobaan tersebut untuk Clear = 1, amati kondisi outputnya
6. Berikanlah masukan logic seperti pada table keterminal input S, R, dan Clock.
Catat kondisi outputnya.

INPUT OUTPUT
J K CLOCK Q Q’
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

V. TUGAS DAN PERTANYAAN

1. Jelaskan sifat dan cara kerja JK Flip-Flop

2
 2. Buatlah kesimpulan dari percobaan tersebut

VI. HASIL PERCOBAAN

Rangkaian J-K Flip-Flop dengan IC 7473 :

Tabel pengamatan kondisi Clear = 0 :

INPUT OUTPUT
J K CLOCK Q Q’
0 0 0 0 1
0 0 1 0 1
0 1 0 0 1
0 1 1 0 1
1 0 0 0 1
1 0 1 0 1
1 1 0 0 1
1 1 1 0 1

Tabel pengamatan dengan kondisi Clear = 1

INPUT OUTPUT
J K CLOCK Q Q’
0 0 0 0 1
0 0 1 0 1

3
 0 1 0 0 1
0 1 1 0 1
1 0 0 1 0
1 0 1 1 0
1 1 0 0 1
1 1 1 0 1

VII. JAWABAN DAN KESIMPULAN

1. Sifat JK Flip-flop
 Pada saat clear berlogic 0 akan selalu menghasilkan output Q=0 dan
Q’=1 tanpa mempedulikan kondisi logic input lain.
 Pada kondisi clear = 1, Apabila J berlogic 1 dan K berlogic 0 dan
terjadi perubahan Clock dari 1 ke 0 maka output Q=1.
 Pada kondisi clear = 1, Apabila J berlogic 0 dan K berlogic 1 dan
terjadi perubahan Clock dari 1 ke 0 maka output Q=0.
 Pada kondisi clear = 1, Apabila kedua input J dan K berlogic 0 dan
terjadi perubahan Clock dari 1 ke 0 maka output akan mengikuti output
sebelumnya.
 Pada kondisi clear = 1, Apabila kedua input J dan K berlogic 1 dan
terjadi perubahan Clock dari 1 ke 0 maka akan menghasilkan output
yang berupa kebalikan dari output sebelumnya.
2. Kesimpulan
 JK flip-flop mirip dengan SR flip-flop dimana terdapat kesamaan pada
pengaruh input JK terhadap output mirip dengan perngaruh SR pada
output.
 Perbedaan JK flip-flop dan SR flip-flop dilihat dari pengaruh input JK
dan SR terdapat pada saat kedua input berlogic 1, yang mana pada SR
akan terjadi keadaan tak tentu sedangkan pada JK akan terjadi keadaan
toggle(kebalikan dari kondisi sebelumnya).
 Pada saat clear berlogic 0 akan selalu menghasilkan output Q=0 dan
Q’=1.
 Perubahan input JK akan berpengaruh terhadap output apabila clear
berlogic 1 dan terjadi perubahan logic pada clock dari 1 ke 0.

4
 MODUL
D FLIP-FLOP
I. TUJUAN PERCOBAAN
Praktikan diharapkan dapta
1. Menjelaskan sifat dan cara kerja tangkaian D Flip-Flop dari NAND gate
2. Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop yang menggunakan IC
tipe 7474

II. PENDAHULUAN
1. D Flip-Flop dengan NAND gate
D Flip-Flop merupakan suatu RS Flip-Flop yang ditambah dengan suat inverter
pada RESET dan Inputnya. Sifat dari suatu D FF adalah : Output Q akan berada
pada keadaan logic 1. Dan bilamana input D dalam keadaan logic 1, maka D FF
ini akan berada dalam keadaan RESET (Q=0)
Jika Clock berada pada kondisi logic 0, maka perubahan logic pada input D
tidak akan mempengaruhi kondisi Outputnya.
2. D Flip-Flop dengan IC 7474
Didalam sebuah IC tipe 7474, terdapat 2 buah DFF yang memiliki terminal
CLEAR dan PRESET. Apabila diberikan logic 0 ke terminal CLEAR maka
output Q akan berada keadaan logic 0. Jika terminal PRESET diberi logic 0,
maka output Q akan berada pada keadaaan logic 1 (SET).
Fungsi dari terminal-terminal input lainya, yaitu Cloc dan Data (D), sama
dengan D FF buasa. Keadaan-keadaan logic yang teradapat pada input D akan
diteruskan ke output Q pada saat pulsa clock berubah dari keadaan logic 0 ke
keadaan logic 1.
D FF ini dapat digunakan untuk membuat rangkaiana=rangkaian antara lain
shift register dan counter.

III. ALAT DAN BAHAN PERCOBAAN

1. Digital Trainer
2. IC TTL Tipe : SN 7400 (NAND GATE)
3. IC TTL TIpe : SN 7474(D FF)
4. Tools kit

IV. LANGKAH PERCOBAAN

1. Buatlah rangkaian seperti pada gambar 9.1

5
 Gambar 9.1 D FF dari NAND gate
2. Hubungkan terminal input D dan Clock ke terminal input logic pada trainer
digital
3. Periksa Kembali semua rangkaian, jika sudah benar nyalakan power supply
4. Berikanlan masukan logic seperti pada table keterminal inout D dan Clock.
Catat kondisi outputnya.
5. Matikan power supply.

Tabel Pengamatan

INPUT OUTPUT

D Clock Q Q’

0 0

0 1

1 0

1 1

0 0

0 1

1 0

1 1

6. Buatlah rangkaian seperti pada gambar 9.2

7. Hubungkan terminal input D, Clock, PRESET dan CLEAR KE terminal input
logic pada trainer digital.
8. Periksa Kembali semua rangkaian, jika sudah benar nyalakan power supply

6
 9. Berikanlah masukan logic seperti pada table keterminal input D, Clock,
PRESET, dan Clear. Catat kondisi outputnya.
10. Matikan power supply.

Gambar 9.2 D Flip-Flop dengan IC 7474

PRESET CLEAR INPUT OUTPUT

CLOCK D Q Q’

0 0 0 0

0 0 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 1 1 0

1 1 1 1

V. TUGAS DAN PERTANYAAN :

1. Jelaskan fungsi Clock, Clear, dan Preset dari D Flip-Flop
2. Simpulkan percobaan yang telah dilakukan

VI. HASIL PERCOBAAN :

1. D Flip-flop dengan NAND Gate:
Rangkaian :

7
 Tabel pengamatan :

INPUT OUTPUT

D Clock Q Q’

0 0 1 0

0 1 0 1

1 0 1 0

1 1 1 0

0 0 0 1

0 1 0 1

1 0 1 0

1 1 1 0

2. D Flip-Flop dengan IC 7474

Rangkaian :

8
 Tabel Pengamatan :

PRESET CLEAR INPUT OUTPUT

CLOCK D Q Q’

0 0 0 0 1 1

0 0 0 1 1 1

0 1 1 0 1 0

0 1 1 1 1 0

1 0 0 0 0 1

1 0 0 1 0 1

1 1 1 0 1 0

1 1 1 1 1 0

VII. Jawaban dan Kesimpulan

1. Clock pada D Flip-Flop mempengaruhi perubahan output yang terjadi karena
adanya perubahan input D. Pada D Flip-Flop dengan NAND Gate perubahan
input logic pada D akan mempengaruhi perubahan output (Q) apa bila Clock
berlogic 1. Sedangkan pada D Flip-Flop IC 7474 perubahan input logic pada
D akan mempengaruhi perubahan output (Q) apabila terjadi perubahan logic
pada Clock.
Pada D Flip-flop IC 7474 , Saat input pada PRESET berlogic 1, Flip-Flop
akan berada pada kondisi RESET (Q=0) . Saat input Clear berlogic 1 , Flip-
Flop akan berada pada kondisi SET (Q=1) . Jika PRESET dan CLEAR sama

9
 sama berlogic 1 maka, kondisi output bergantung pada yang lebih dahulu
berlogic 1.
2. Kesimpulan
 D Flip-Flop dengan NAND Gate:
1. D Flip-Flop adalah RS Flip-Flop yang memiliki inverter yang
berada pada RESET dan INPUTnya.
2. Logic pada Input D akan berpengaruh pada output apabila Clock
berlogic 1.
3. Flip-Flop akan berada pada kondisi SET (Q=1) apabila D berlogic
1.
4. Flip-Flop akan berada pada kondisi RESET (Q=0) apabila D
berlogic 0
 D Flip-Flop dengan IC 7474
1. IC 7474 memiliki 2 D Flip-Flop yang mempunyai CLEAR dan
PRESET.
2. Pada D Flip-Flop IC 7474 perubahan input logic pada D akan
mempengaruhi perubahan output (Q) apabila terjadi perubahan
logic pada Clock.
3. Flip-flop akan berada pada kondisi RESET (Q=0) apabila PRESET
berlogic 1
4. Flip-Flop akan berada pada kondisi SET (Q=1) apabila CLEAR
berlogic 1
5. Pengaruh D terhadap output identic dengan D flip-flop NAND
Gate.
6. Apabila PRESET dan CLEAR berlogic sama yaitu 1, maka kondisi
flip-flop akan bergantung pada yang lebih dahulu berlogic 1.

3.

10
11
 MODUL
T FLIP FLOP
I. TUJUAN PERCOBAAN
Praktikan diharapkan dapat :
1. Merangkai dan menganalisa rangkaian T Flip-Flop
2. Menjelaskan sifat dan cara kerja rangkaian T Flip-Flop
II. PENDAHULUAN
T (Toggle) Flip-Flop dapat dibentuk dari modifikasi clocked RS FF, D FF.
maupun J-K FF. T FF memiliki sebuah terminal masukan input, yaitu T input dan
2 buah terminal keluaran Q dan Q’
T FF banyak digunakan pada rangkaian-rangkaian counter, pulse generator,
frekuensi divider. Karena pemakaiannya relative lebih mudah disbanding dengan
flip-flop jenis lain yang memiliki banyak terminal input. Pada penggunaan sebagai
embagi frekuensi. Maka satu tingkat T FF bergunfi sebagai pembagi 2.
Apabila diberikan pulsa-pulsa kontinyu pada terminal T input maka pada output-
outputnya akan diperoleh pulsa-pulsa kontinyu dengan frekuensi sebesar setengah
dari inputnya. Jadi setiap 2 buah oulsa input akan menghasilkan sebuah pulsa
output. Pada percobaan ini dibuat suatu rangkaian T FF dengan menggunakan JK
FF.

III. ALAT DAN BAHAN PERCOBAAN

1. Digital trainer
2. IC TTL Tipe : SN 7473(JK FF)
3. Tools kit

IV. LANGKAH PERCOBAAN

1. Buatlah rangkaian seperti pada gambar 11.

Gambar 11. T Flip-Flop dari J K Flip-Flop

2. Hubungkan terminal input J, K, dan Clock ke terminal input logic pada trainer
digital
3. Periksa Kembali semua rangkaian, jika sudah benar nyalakan power
4. Berikanlah masukan logic seperti pada table keterminal dan Catat kondisi
outputnya.

INPUT OUTPUT

12
 J-K CLOCK Q Q’

1 0

1 1

1 0

1 1

1 0

1 1

1 0

1 1

1 0

1 1

V. TUGAS DAN PERTANYAAN :

1. Jelaskan sifat dan cara kerja JK Flip-flop
2. Buatlah kesimpulan dari percobaan tersebut

VI. HASIL PERCOBAAN

a. Rangkaian :

b. Tabel pengamatan :

13
 INPUT OUTPUT

J-K CLOCK Q Q’

1 0 0 1

1 1 0 1

1 0 0 1

1 1 0 1

1 0 0 1

1 1 0 1

1 0 0 1

1 1 0 1

1 0 0 1

1 1 0 1

VII. JAWABAN DAN KESIMPULAN

1. T flip-flop terbentuk dari JK Flip-Flop yang kedua inputnya dihubungkan
menjadi satu. T flip-flop menghasilkan output berkebalikan dari output
sebelumnya bila T berlogic 1. Dan output tidak berubah bila T berlogic 0.
2. Kesimpulan :
 T flip flop dapat dibentuk dari JKFF
 T flip-flop hanya memiliki 1 input yaitu T
 T flip-flop akan mengubah output menjadi kebalikan dari output
sebelumnya apabila T bernilai 1.
 T flip-flop tidak akan mengubah output apabila T bernilai 0

14