ANALISIS FLIP FLOP

1. Gate RS Flip Flop

Analisis
Apabila pulsa clock berada pada logik 0, maka perubahan keadaan pada terminal input R dan S
tidak akan mengakibatkan perubahan keadaan logika output Q dan Q . Tetapi jika pulsa clock
berada pada logik 1, maka perubahan keadaan pada terminal input R dan S akan mengakibatkan
perubahan keadaan logika output Q dan Q . Yang mana perubahan tersebut seperti apa yang
terjadi pada R-S Flip flop.
Tabel Kebenaran

Input Output

Clock R S Q Q'

0 0 1 0 1

1 0 1 1 0

1 1 1 1 1

1 1 0 0 1

1 0 0 0 1

0 0 0 0 1

0 1 0 0 1
 0 1 1 0 1

2. RS Flip Flop

Analisis
Mempunyai dua input yaitu Reset dan Set serta keadaan output yaitu reset, set, terlarang, dan
ingat. Bila SET diberi logik 1 dan RESET diberi logik 0 maka output Q akan berada pada keadaan
logik 1 sedangkan output Q akan berada pada logik 0. Perubahan logik pada input RESET tidak
akan merubah keadaan logika outputnya. Keadaan yang demikian disebut keadaan set. Bila
RESET diberi logik 1 dan SET diberi logik 0 maka output Q akan berada pada keadaan logik 0
sedangkan output Q akan berada pada logik 1.

Tabel Kebenaran

Input Output

R S Q Q'

0 1 1 0

0 0 1 1

1 0 0 1

1 1 0 1

0 1 1 0
 1 1 1 0

1 0 0 1

0 0 1 1

3. D Flip Flop

Analisis
Pada keadaan SET jika output Q berada pada logik 1 dan berada pada keadaan RESET jika output
Q berada pada logik 0.Berdasarkan data yang diperoleh, apabila input clock dalam keadaan high
maka input akan diteruskan ke rangkaian RS flip flop, dimana pada saat input 1 maka Q menjadi
high dan saat diberi input 0 maka menjadi low kondisi ini disebut reset

Tabel Kebenaran

Input Output

Clock D Q Q'

0 1 1 0

0 0 1 0
 1 0 0 1

1 1 1 0

0 1 1 0

0 0 1 0

1 0 0 1

1 1 1 0

4. T Flip Flop

Analisis
Dapat dibentuk dengan memodifikasi Gate RS Flip- flop, D Flip-flop maupun JK Flip-flop. T
Flip-flop umumnya mempunyai sebuah input dan dua buah output yaitu Q dan Q . T Flip-flop
banyak digunakan pada rangkaian counter, pulse generator, frequency divider (yaitu pembagi
frekuensi n tingkat, yang mempunyai pembagi sebesar 2n).

Tabel Kebenaran

Input Output

Clock T Q Q'

0 1  1  0

0 0  1  0
 1 0  1  0

0 0  1  0

0 1  1  0

1 1 1   0

0 1  0  1

0 0  0  1

5. JK Flip Flop

Analisis
Memiliki beberapa buah input yaitu J,K,ClockdanClear. Berdasarkan data yang diperoleh, jika
clock dan S dalam keadaan low sedangkan R dalam keadaan high maka output Q akan beradaan
dalam keadaan high dan Q’ low keadaan ini disebut reset.

Tabel kebenaran

Input output

Clock R S Q Q'

1 0 1  1 0
0 0 0  1 0

1 1 0  1 0

0 0 0  1 0

1 0 1  1 0

0 1 1  1 0

1 0 1  1 0

0 0 0  1 0