Nama Alexander Maximilian Kode Asisten DA

NPM 2106635644

Rekan Muhammad Anargya Nimpuno Modul 8 Flip-flop dan Latch

Data
1. SR Latch (IC 74LG279)

S R
0 1
1 1
1 0
1 1
0 1
0 0
1 0
Q Q’
0 1
0 1
0 1
0 1
1 0
1 0
0 1

D Latch NAND (IC 74LS75)

D Enable Q Q’
0 1 0 1
1 1 1 0
1 0 1 0
1 1 1 0
0 1 0 1
0 0 0 1
1 0 0 1

D Flip-Flop Note : ↑ Positive Edge Triggering (IC 74LS74)

Inputs Outputs
S R Clock D Q Q’
0 1 X X 1 0
1 0 x X 0 1
0 0 X X 1 1
1 1 ↑ 1 1 0
1 1 ↑ 0 0 1
1 1 0 X 0 1
JK Flip-Flop Note : ↓ Falling Edge Clock Pulse (IC 74LS76)

Inputs Outputs
S R Clock J K Q Q’
0 1 X X X 1 0
1 0 X X X 0 1
1 1 X X X 0 1
0 0 ↓ 0 0 1 1
0 0 ↓ 1 0 1 1
0 0 ↓ 0 1 1 1
0 0 ↓ 1 1 1 1
0 0 ↓ 1 1 1 1
0 0 ↓ 1 1 1 1

JK Flip-Flop Note : ↓ Falling Edge Clock Pulse (IC 74LS73A)

Inputs Outputs
R Clock J K Q Q’
1 X X X 0 1
0 X X X 0 1
1 X X X 0 1
0 ↓ 0 0 0 1
0 ↓ 1 0 0 1
0 ↓ 0 1 0 1
0 ↓ 1 1 0 1
0 ↓ 1 1 0 1
0 ↓ 1 1 0 1
Analisis
2. Berikan analisis Anda terhadap percobaan RS Latch

Pada praktikum flip flop dan latch, rangkaian sekuensial pertama yang digunakan adalah SR
Latch dengan IC 74LG279. SR Latch merupakan rangkaian memori paling sederhana yang
mempunyai output state set, reset, memori, dan invalid. SR Latch pada IC 74IC279 dibentuk
dari gerbang logika NAND yang input set dan resetnya diberikan inverter terlebih dahulu
sehingga pada hasil tabel kebenaran di dapat hasil SR Latch yang menggunakan NOR. Dari
hasil di awal percobaan menunjukkan S0 dan R1 menghasilkan output Q0 dan Q’1 yang
berarti statenya adalah reset, dan selanjutnya diberikan input S1 dan R1 yang berarti kondisi
invalid dimana output Q0 dan sebenarnya Q’0. Akan tetapi selanjutnya karena kondisi
sebelumnya invalid, ketika diberikan input kondisi set S1 R0 hasilnya tidak mengikuti aturan
seharusnya di mana Q1 Q’0 dan seterusnya. Ketika diberikan input S0 dan R0 maka output
dari state sebelumnya akan tetap sama yang berarti output statenya berupa memori.

3. Berikan analisis Anda terhadap percobaan D Latch

Pada praktikum flip flop dan latch, rangkaian sekuensial kedua yang digunakan adalah D
Latch dengan IC 74LS75. Mirip dengan Gated SR Latch, SR Latch yang kedua inputnya
disambungkan juga dengan enable, kemudian input S dan R nya digabung menjadi satu
input D, salah satu diberikan inverter. Maka itu, tidak ada lagi state invalid ataupun memori
yang diberikan melalui input D, akan tetapi state memori dapat diberikan melalui input
enable. Dari hasil percobaan menunjukan ketika input D adalah 0 hasil output Q adalah 0
dan Q’ 1 yang berarti reset, begitu juga sebaliknya ketika input D adalah 1 hasil output Q 1
dan Q’ 0 yang berarti state set. Perubahan state ini dapat terlihat jika input enable yang
diberikan adalah 1, akan tetapi ketika input enablenya adalah 0 maka hasil output hanya
menghasilkan output ketika enable 1 terakhir yang berarti enable 0 berperilaku sebagai
memori.
4. Berikan analisis Anda terhadap percobaan D Flip-Flop

Pada praktikum flip flop dan latch, rangkaian sekuensial ketiga yang digunakan adalah D
Flip-flop dengan IC 74LS74. Pada IC 74LS74 mirip dengan D latch, akan tetapi tidak bekerja
secara level trigerred seperti pada D latch, tetapi secara edge triggered di mana output
berubah ketika terjadi transisi perubahan pada clock. Selain itu, juga terdapat input set dan
reset sehingaa IC 74LS74 dapat berfungsi seperti SR latch biasa. Dari hasil percobaan yang
ditunjukkan, input S dan R bekerja seperti (SR)’ Latch di mana ketika S0 dan R1, output Q1
dan Q’0 (set) dan sebaliknya S1 dan R0 output Q0 dan Q’1 (reset). IC 74LS74 akan bekerja
sebagai D Flip-flop ketika input S1 dan R1 yaitu dalam state memori, dan state dari D Flip-
flip akan menjadi set atau Q1 ketika input D adalah 1, dan reset Q0 ketika input D adalah 0,
dengan catatan perubahan state terjadi ketika pada clock terjadi transisi perubahan level
dari 0 ke 1 (edge triggered).

5. Berikan analisis Anda terhadap percobaan JK Flip-Flop

Pada praktikum flip flop dan latch, rangkaian sekuensial ketiga yang digunakan adalah JK
Flip-flop dengan IC 74LS76 dan 74LS73A. JK Flip flop dikembangkan dari SR flip-flop, di
mana J ekuivalen dengan S dan K ekuivalen dengan R, dengan tambahan feedback output
Q di NAND kan juga dengan K dan Q’ di NAND kan dengan J. Sehingga JK flip flop tidak
lagi memiliki kondisi invalid, tetapi berubah menjadi toggle. Dalam hal ini kedua IC 74 LS76
dan 74LS73A bekerja secara negative edge trigger, berarti state akan berkomplemen set ke
reset dan seterusnya saat level clock bertransisi berubah dari 1 ke 0, input J1 K1. Input J0
dan K1 berari state reset, output Q0 Q’1 dan begitu pun sebaliknya untuk set state.
Perbedaan dari IC 74LS76 dan IC 74LS73A ada di inputnya. IC 74LS76 mempunya input S
dan R sehingga juga bisa bekerja seperti (SR)’ Latch dan JK Flip-flop akan bekerja seperti
yang disebutkan di atas jika input SR dalam state memori atau S1 R1. Sedangkan pada IC
74LS73A memiliki tambahan input hanya satau yaitu R, JK Flip-flop akan bekerja seperti
yang disebutkan jika R adalah 1, dan jika R adalah 0 maka JK Flip-flop dalam state memori.
6. Berilah kesimpulan dari keseluruhan percobaan ini dalam bentuk poin-poin!

• Pemberian input state invalid pada SR Latch akan membuat input-input selanjutnya
menghasilkan state atau output yang tidak sesuai dengan aturan atau tabel kebenaran
Latch berdasarkan datasheet.
• D Latch tidak memiliki kondisi invalid karena kedua input S dan R dihubungkan dan salah
satunya di inverse. Memori state diatur oleh input enable
• Pada IC 74LS74, selain memiliki input D dan clock untuk bekerja sebagai D Flip-flop,
juga memiliki input S dan R sehingga bisa dipakai seperti SR Latch. Selain itu D Flip-flop
juga menjadi state memori ketika input SR diluar memori state (1 1).
• JK Flip-flop tidak memiliki invalid state, tetapi menjadi toggle yaitu perubuhan state
secara terus menerus setiap kali edge trigerring. IC 74LS76 juga memiliki input SR yang
bekerja mirip dengan pada IC 74LS74