LAPORAN PRAKTIKUM

RANGKAIAN LOGIKA

MASTER SLAVE JK FLIP – FLOP dan RIPLE COUNTER

Tanggal Percobaan : 13 Maret 2013

22 Maret 2013
Nama Praktikan : Taufik.Wibowo (121331027)
Teti.Wijayanti (121331028)
Kelas : 1A-Telekomunikasi

Program Studi Teknik Telekomunikasi

Jurusan Teknik Elekttro
Politeknik Negeri Bandung
2012/2013
I. TUJUAN PRAKTIKUM
1. Merangkai rangkaian flip-flop seperti JK flip – flop .
2. Menyusun counter dari frekuensi 1 Hz.
3. Merangkai rangkaian Riple Counter dengan menggunakan counter 1 Hz dan JK
flip – flop.

II. PERALATAN DAN KOMPONEN YANG DIGUNAKAN

1. Kabel penghubung secukupnya
2. Protoboard 1 buah
3. Power Supply 1 buah
4. Function Generator 1 buah
5. Multimeter 1buah
6. IC 7400 1 buah
7. IC 7473 1 buah
8. Resistor 330Ω 4 buah
9. LED 4 buah

III. LANDASAN TEORI

A. Teori Dasar JK Flip – flop

Rangkaian sekuensial (sequential circuit) rangkaian – rangkaian digital yang

outputnya pada suatu saat tidak hanya merupakan input fungsi dari input – inputnya
saat itu akan tetapi juga akan terpengaruh oleh keadaan output sebelumnya (ada sifat
memori). Contoh rangkaian memori diantaranya adalah rangkaian pencacah
(counter), shift register, rangkaian pembagi frekuensi, dll. Pada S – R flip – flop
terdapat 4 kemungkinan keadaan output : yakni keadaan set, reset, memori dan
illegal. Pada rangkaian flip – flop dapat dibuat suatu rangkaian counter, flip – flop
juga dapat dibuat menjadi rangkaian memory karena flip – flop memiliki daaerah set
dan reset dan saat hold atau menunjukkan keadaan sebelumnya, berarti fllip – flop ini
menyimpan suatu keadaan yang telah dia terima sebelumnya. Flip – flop ada yang
disebut RS dan JK.
JK Flip - flop merupakan salah satu rangkaian Flip-Flop yang paling banyak
digunakan karena keadaan outputnya selalu stabil dan keadaan yang tidak diharapkan
tidak akan pernah terjadi.Untuk memudahkan penggambaran, maka JK Flip-Flop
yang dibuat dari clock RS Flip-Flop dapat digambarkan dengan simbol sebgai
berikut:

Gambar Simbol logic JK Flip-Flop

Tabel kebenaran JK Flip Flop

INPUT OUTPUT
J K CLK Q Q
LOW LOW Transition No change
LOW HIGH Transition LOW HIGH
HIGH LOW Transition HIGH LOW
HIGH HIGH Transition Toggle

Selain dibuat dari clock RS Flip-Flop, JK Flip-Flop dapat dibuat dari D Flip-Flop.
Flip-flop JK merupakan pengembangan dari flip-flop RS dengan satu pengecualian :
jika dua masukannya TINGGI maka terjadi simultan pada keluaran JK Flip-Flop
toggle (kebalikan dua keluaran ). Eliminasi ini pada keadaan yang tak terdefinisi
yang ditemukan pada flip-flop RS Flip-Flop.
 Gambar Sinyal input JK Flip Flop

Terdapat dua tipe dasar dari penggunaan bentuk pendetakan ketika menerapkan
sebuah rangkaian JK Flip-Flop :

1. Pendetakan Pinggir: Memindahkan data masukan ke keluaran pada sebuah clock

transisi sebelumnya
2. Pendetakan Master-Slave : Data masukan dicontohkan ketika masukan clock adalah
TINGGI dan dipindahkan ke keluaran pada tepi yang terikut dari clock. Ketika
memakai tipe pendetakan ini, data masukan seharusnya tidak berubah sehingga
perioda pada waktu clock adalah TINGGI.
 B. Teori Dasar Asynchronous (Ripple) Counter

Sebuah Asynchronous (Ripple) Counter terdiri dari sebuah rangkaian seri flip-flop
yang disusun dengan keluaran yang satu terhubung ke masukan berikutnya. Sebuah
sinyal diumpankan ke masukan clock pada flip-flop pertama yang akan menyebabkan
perubahan pada keluarannya ketika tepat di sisi pinggir sinyal dideteksi. Keluaran ini
kemudian memicu masukan clock berikutnya pada sisi pinggir sinyal. Pada cara ini,
sebuah sinyal pada masukan akan ripple (memicu masukan berikutnya) dari satu flip-
flop ke flip-flop berikutnya hingga menjangkau flip-flop terakhir pada rangkaian seri.

Gambar Asynchronous (Ripple) Up - Counter

IV. LANGKAH – LANGKAH PERCOBAAN

Percobaan 1 : JK flip – flop

1. Buatlah NAND SR flip – flop sebagai rangkaian clock yang menjadi input
untuk JK flip – flop.
2. Dengan menggunakan IC 7473 kita dapat membuat rangkaian JK flip – flop
dengan dua input, lalu rangkailah rangkaian rangkaian berikut.

3. Buatlah sebuah simulasi rangkaian master slave JK flip – flop pada software
Electronics Workbench (EWB).

Gambar Master slave jk flip – flop saat clock input = 0

Gambar Master slave jk flip – flop saat clock input = 1

Percobaan 2 : Riple Counter
1. Buatlah rangkaian clock sebagai masukkan untuk rangkaian Ripple Counter
nya dengan menggunakan function generator.

2. Rangkailah di atas protoboard rangkaian up counter menggunakan JK flip –

flop seperti yang ditujukan gambar di bawah ini :

3. Rangkailah di atas protoboard rangkaian down counter menggunakan JK FF

seperti yang ditunjukkan gambar di bawah ini :
V. DATA HASIL PENGAMATAN
 Tabel Kebenaran SR NAND FF
R S Q
1 0 0
1 1 0
0 1 1
1 1 1

Ket : Panah biru menunjukan bahwa terjadi clock saat posisi dipindah,digunakan
untuk input JK FF.

 Tabel Kebenaran JK FF
Clock Clear J1 K1 Q1 J2 K2 Q2
1 1 0 1 0 1 0 1
2 1 1 0 1 0 1 0
3 1 0 0 0 0 0 1
4 1 1 1 1 0 0 1
5 1 0 0 0 1 1 0
6 0 0 1 0 1 0 0
7 0 1 0 0 0 1 0
8 0 1 1 0 0 0 0
9 1 1 1 1 0 0 0

 Up Counter (Riple Counter)

Clock Counter
0 0
0 1
1 0
 1 1

 Down Counter (Riple Counter)

Clock Counter
1 1
1 0
0 1
0 0

VI. ANALISA DAN KESIMPULAN

1. Analisa
Secara sederhana di tunjukkan rangkaian di atas dapat me – memory atau bergantung
pada kondisi sebelumnya dan menghasilkan kondisi sebelumnya. Dan juga adanya
penjelasan tentang keadaan terlarang pada rangkaian tersebut yang di istilahkan
dengan “interdit”. Ada pula istilah “hold” yakni menahan keadaan sebelumnya jadi
ketika data input di masukkan dalam logic di atas data tersebut tidak akan hilang
meski rangkaian tersebut di gerak – gerak kan. Pada percobaan membuat rangkaian
“clock” untuk memberikan masukan ke rangkaian Flip – flop asinkron yang akan di
olah sehingga dan menghasilkan keluaran pada Q 1 dan Q 2. Pada percobaan kali ini
IC 7474 digunakan untuk membuat rangkaian flip – flop Asinkron.

2. Kesimpulan
Dari percobaan rangkaian di atas dapat disimpulkan bahwa salah satu input nya di
pengaruhi oleh output yang mengakibatkan rangkaian tersebut sangat berpengaruh
pada kondisi yang akan menjadi keluaran pada rangkaian tersebut. Dan untuk
rangkaian asinkron di atas sangat bergantung pada kondisi “clock” jadi kondisi
keluaran pada rangkaian “clock” menjadi masukan pada rangkaian asinkron. “clock”
yang digunakan adalah positive pulse triggered yakni “clock” yang menggunakan
pulsa dengan logic 1 untuk menjadi keluarannya.