LAPORAN PRAKTIKUM ELEKTRONIKA DIGITAL LANJUT

JK FLIP FLOP RANGKAIAN UP & DOWN

Oleh
Muhammad Algi Algifari
211331050

PROGRAM STUDI TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI BANDUNG
2022
 KETERANGAN

1. Kelompok :2

2. Judul Praktek : JK Flip-Flop Rangkaian Up & Down

3. Tanggal Praktek : Kamis, 8 September 2022

4. Tanggal Pengumpulan Laporan : Rabu, 14 September 2022

5. Nama Praktikan : Muhammad Algi Algifari

6. Nama Rekan : Muhammad Dzikri

7. Nama Dosen : 1. Ferry Satria, BSEE., M.T.

2. Rahmawati Hasanah, S.ST., M.T.

POLITEKNIK NEGERI BANDUNG

ii
 DAFTAR ISI

KETERANGAN....................................................................................................................................ii
DAFTAR ISI........................................................................................................................................iii
I. TUJUAN PERCOBAAN.............................................................................................................1
II. DASAR TEORI........................................................................................................................1
III. ALAT-ALAT YANG DIPERGUNAKAN..............................................................................6
IV. LANGKAH KERJA DAN RANGKAIAN PERCOBAAN...................................................7
V. HASIL PERCOBAAN.................................................................................................................10
VI. ANALISA DATA.....................................................................................................................12
VII. KESIMPULAN........................................................................................................................12
DAFTAR PUSTAKA..........................................................................................................................13

POLITEKNIK NEGERI BANDUNG

iii
I. TUJUAN PERCOBAAN
1. Mahasiswa dapat membuat rangkaian JK Flip Flop
2. Mahasiswa dapat memahami rangkaian JK Flip Flop dan JK FF-Modulus 4
3. Mahasiswa dapat membuktikan tabel kebenaran dari rangkaian JK Flip-Flop

II. DASAR TEORI

1. JK Flip-Flop
i. JK flip-flop merupakan flip flopyang dibangun berdasarkan
pengembangan dari RS flip-flop. JK flip-flop sering diaplikasikan
sebagai komponen dasar suatu counter atau pencacah naik (up counter)
ataupun pencacah turun (down counter). JK flip flop dalam penyebutanya
di dunia digital sering di tulis dengan simbol JK -FF.

ii. Gambar rangkaian diatas memperlihatkan salah satu cara untuk

membangun sebuah flip-flop JK, J dan K disebut masukan pengendali
karena menentukan apa yang dilakukan oleh flip-flop pada saat suatu
pinggiran pulsa positif diberikan. Rangkaian RC mempunyai tetapan
waktu yang sangat pendek, hal ini mengubah pulsa lonceng segiempat
menjadi impuls sempit. Pada saat J dan K keduanya 0, Q tetap pada nilai
terakhirnya. Pada saat J rendah dan K tinggi, gerbang atas tertutup, maka
tidak terdapat kemungkinan untuk mengeset flip-flop.  Pada saat Q
adalah tinggi, gerbang bawah melewatkan pemicu reset segera setelah
pinggiran pulsa lonceng positif berikutnya tiba. Hal ini mendorong Q
menjadi rendah . Oleh karenanya J = 0 dan K=1 berarti bahwa pinggiran
pulsa lonceng positif berikutnya akan mereset flip-flopnya.

iii.
POLITEKNIK NEGERI BANDUNG

4
iv. Pada saat J tinggi dan K rendah, gerbang bawah tertutup dan pada saat J
dan K keduanya tinggi, kita dapat mengeset atau mereset flip-flopnya.
Untuk lebih jelasnya daat dilihat pada tabel kebenaran JK flip-flop
berikut.

Selain itu kita dapat memahami karakteristik JK flip-flop menggunakan

timing diagram dari pemberian input kepada JK flip-flop seperti pada
gambar timing diagram pada gambar berikut :

POLITEKNIK NEGERI BANDUNG

5
 2. IC 7476

III. ALAT-ALAT YANG DIPERGUNAKAN

1. IC 7476 (2 Buah)
2. IC 7474 (2 Buah)
3. Resistor 330Ω (2 Buah)
4. LED (2 Buah)

POLITEKNIK NEGERI BANDUNG

6
IV. LANGKAH KERJA DAN RANGKAIAN PERCOBAAN

1. Percobaan Pertama (menguji kebenaran JK-FF)

1) Siapkan alat dan bahan yang akan digunakan.

2) Buat tabel kebenaran dari rangkaian

J K Clock Q ‘Q

0 0 0 0 1

0 0 1 0 1

0 1 0 0 1

0 1 1 0 1

1 0 0 1 0

1 0 1 1 0

1 1 0 1 0

1 1 1 1 0

3) Buat rangkaian 1 seperti di bawah :

POLITEKNIK NEGERI BANDUNG

7
 4) Berdasarkan tabel data uji Cek LED menyala atau tidak

Clock J K Q ‘Q Keterangan

1 1

0 0

0 1

1 0

1 1

5) Catat hasil percobaan di dalam tabel

2. Up counter JK-FF aktif sisi turun modulus 2

1) Siapkan alat dan bahan yang akan digunakan.

2) Buat rangkaian 2 seperti di bawah :

POLITEKNIK NEGERI BANDUNG

8
 3) Berdasarkan tabel data uji Cek LED menyala atau tidak

Clock J K Q

1 1

1 1

4) Isi tabel data uji berdasarkan hasil percobaan apabila LED menyala Q = 1
dan apabila padam Q = 0.

3. Down Counter JK-FF modulus 4

1) Siapkan alat dan bahan yang akan digunakan.

2) Buat rangkaian 2 seperti di bawah :

3) Berdasarkan tabel data uji Cek LED menyala atau tidak

POLITEKNIK NEGERI BANDUNG

9
V. HASIL PERCOBAAN

Berikut adalah gambar-gambar hasil praktikum yang telah dilakukan.

1. Rangkaian Up Counter JK-FF Aktif Sisi Turun Modulus 2

POLITEKNIK NEGERI BANDUNG

10
 Clk J K Q

1 1 0

1 1 1

2. Rangkaian Donw Counter JK-FF Modulus 4

Q1 Q0 Keterangan Clk
0 0 0
1 1 3
1 0 2
0 1 1
0 0 0

VI. ANALISA DATA

POLITEKNIK NEGERI BANDUNG

11
 Pada praktikum ini telah dilakukan beberapa kali. Percobaan pertama yaitu
pembuktian tabel kebenaran JK-FF. Berbeda dengan rangkaian SR-FF yakni nilai
Q dan Q̅ akan selalu berlawanan, hingga akan mengurangi resiko nilai kedua hal
tersebut sama. Pada rangkaian ini terdapat kondisi toggle, dimana apabila pada
pengimputan pertama bernilai “n”, maka setelah pengimputan kedua dengan nilai
yang sama, outputnya akan berbeda.
Percobaan kedua dilakukan pembuktian tabel kebenaran JK-FF up counter aktif
sisi turun dengan modulus dua, ketika berdasarkan timing diagram output Q akan
bernilai awal 1, karena ramgkaian berupa up counter. Nilai output akan berubah
apabila nilai clock turun. Hal ini sejalan dengan tabel kebenaran. Terakhir
dilakukan percobaan down counter JK-FF modulus 4, namun sayangnya penulis
hanya dapat membuat rangkaian percobaan dan belum melakukan pengujian
dikarenakan waktu yang tidak memadai.

VII. KESIMPULAN
Dari praktikum kali ini penulis dapat menyimpulkan bahwa perangkaian
rangkaian JK-Flip Flop dapat dilakukan dengan cukup mudah dengan bantuan
rekan dan dosen. Kesimpulan kedua adalah bahwa JK Flip-flop merupakan
rangkaian peningkatan dari SR-FF dan D-FF. JK-FF menghilangkan kondisi avoid
yang terdapat pada SR-FF dan D-FF. Artinya berapapun intput yang diberikan pada
JK Flip-Flop asalkan ada clock maka akan terjadi perubahan pada output. Pada
praktikum kali ini juga terdapat rangkaian up counter modulus 2 yang dapat
menghitung 2 bit dengan hasil maksimal “1” dan nilai minimal “0”. Terakhir,
penulis berhasil melakukan pembuktian terhadap tabel kebenaran dengan baik.

POLITEKNIK NEGERI BANDUNG

12
VIII. DAFTAR PUSTAKA

[1] D. Kho, "Teknik Elektronika," 2021. [Online]. Available:

https://teknikelektronika.com/pengertian-flip-flop-jenis-flip-flop/. [Accessed Agustus
2022]. [2] M. H. Widianto, "Binus University," Desember 2019. [Online]. Available:
https://binus.ac.id/bandung/2019/12/flip-flop-dan-jenis-jenisnya/. [Accessed Agustus
2022]. [3] Anonim, "Elektronika Dasar," 23 Juni 2013. [Online]. Available:
https://elektronikadasar.web.id/data-flip-flop-d-flip-flop/. [Accessed September 20

POLITEKNIK NEGERI BANDUNG

13