BUKU BESAR RANGKUMAN MATERI MATA KULIAH

ELEKTRONIKA DIGITAL LANJUT

dibuat untuk memenuhi tugas mata kuliah Elektronika Digital Lanjut

oleh:
Muhammad Algi Algifari 211331056
Muhammad Dzikri 211331057
Rosa Fatihah 211331062
Shila Rizkya Putri 211331064

PROGRAM STUDI D3-TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI BANDUNG
2022

1| POLITEKNIK NEGERI BANDUNG

 KETERANGAN
disusun oleh
Muhammad Algi Algifari : 211331056
Muhammad Dzikri : 211331057
Rosa Fatihah : 211331062
Shila Rizkya Putri : 211331064

Pembimbing:
1. Ferry Satria BSEE,. M.T
2. Rahmawati Hassanah, SST., M.T

PROGRAM STUDI D3 TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI BANDUNG
2022

2| POLITEKNIK NEGERI BANDUNG

 PEMBAGIAN TUGAS

Distribusi Pekerjaan Penanggung Jawab

BAB I Rangkaian Logika
Rosa Fatihah
(211331062)
BAB II Pembangkit Sinyal Pulsa Clock
BAB III Rangkaian Counter
Rangkuman Muhammad Dzikri
Materi (211331057)

BAB IV Finite State Machine Muhammad Algi Algifari

(211331056)
BAB V Aplikasi Rangkaian Sekuensial

Menyusun buku dari setiap rangkuman Shila Rizkya Putri

Editor
Membuat cover dan mendesain buku (211331064)

3| POLITEKNIK NEGERI BANDUNG

 KATA PENGANTAR

Puji dan syukur penyusun panjatkan kehadirat Tuhan Yang Maha Esa, karena
berkat limpahan Rahmat dan Karunia-Nya sehingga penulis dapat menyusun buku
besar ini dengan cukup baik. Dalam buku ini penyusun merangkum tentang mata
kuliah Elektronika Digital yang didapatkan di Program Studi D-III Teknik
Telekomunikasi Politeknik Negeri Bandung.

Buku ini disusun untuk memenuhi salah satu tugas dalam mata kuliah
Elektronika Digital Lanjut. Disusunnya buku ini tidak lepas dari bantuan beberapa
pihak terkait. Oleh karena itu penyusun mengucapkan terima kasih kepada semua
orang yang telah membantu menyelesaikan penyusunan buku besar ini. Khususnya
kepada dosen pembimbing penyusun Bapak Ferry Satria, BSEE, MT dan Ibu
Rahmawati, S.ST, MT. karena telah menumpahkan sebagian ilmunya kepada
penyusun dan memberikan pelajaran yang berharga. Penyusun juga sangat berterima
kasih kepada Orang Tua penyusun yang telah membantu doa, moril, maupun materiil
sehingga buku ini dapat disusun dengan baik. Penyusun menyadari bahwa masih
banyak kekurangan mendasara pada buku ini. Oleh karena itu penyusun mengharapkan
pembaca untuk memberikan saran serta kritik yang bersifat membangun. Akhir kata
semoga buku ini dapat memberi manfaat bagi kita semua.

Bandung, 17 Desember 2022

Penyusun

4| POLITEKNIK NEGERI BANDUNG

 DAFTAR ISI
KATA PENGANTAR i

DAFTAR ISI............................................................................................................................................1

BAB I : RANGKAIAN LOGIKA 2

A. FLIP
FLOP............................................................................................................................
.....3
B. JENIS JENIS FLIP
FLOP..........................................................................................................3

BAB II : PEMBANGKIT SINYAL PULSA.......................................................................................10

A. CLOCK MANUAL.....................................................................................................................11

B. CLOCK OTOMATIS DENGAN DEBOUNCHING SWICTH.................................................11

C. BOUNCHING.............................................................................................................................12

BAB III : RANGKAIAN COUNTER..................................................................................................13

A. RANGKAIAN COUNTER.........................................................................................................13

B. MODULUS COUNTER.............................................................................................................13

C. COUNTER ASINKRON............................................................................................................14

D. COUNTER SINKRON...............................................................................................................18

BAB IV : FINITE STATE MACHINE................................................................................................22

A. RANGKAIAN SEKUENSIAL....................................................................................................22

B. JENIS RANGKAIAN SEKUENSIAL........................................................................................22

C. MODEL RANGKAIAN SEKUENSIAL....................................................................................22

D. LANGKAH LANGKAH DESAIN RANGKAIAN SEKUENSIAL...........................................23

BAB V : APLIKASI RANGKAIAN SEKUENSIAL..........................................................................32

A. RANGKAIAN SERIAL ADDER...............................................................................................32

1| POLITEKNIK NEGERI BANDUNG

 B. PENDETEKSI INPUT................................................................................................................37

DAFTAR PUSTAKA.............................................................................................................................39

BAB I : RANGKAIAN LOGIKA

Rangkaian Logika terbagi menjadi 2 yaitu Rangkaian Kombinasional dan Rangkaian Sekuensial.

1. Rangkaian kombinasional
Terdiri dari gerbang logika yang memiliki output yang selalu tergantung pada
kombinasi input yang ada. Rangkaian kombinasional melakukan operasi yang dapat
ditentukan secara logika dengan memakai sebuah fungsi boolean. Beberapa contoh
Rangkaian logika kombinasional : Enkoder, Dekoder, Multiplexer, dan
Demultiplexer.
2. Rangkaian Sekuensial
Rangkaian Sekuensial adalah Rangkaian yang memiliki keluaran yang
bergantung tidak hanya pada sumber masukan sekarang, tetapi juga pada masukan
sekuen sebelumnya (yang lalu), yang berubah-ubah terhadap waktu. Rangkaian
sekuensial memiliki elemen umpan balik. Hal itu menunjukkan bahwa rangkaian
logika sekuensial harus mempunyai pengingat (memory), atau kemampuan untuk
menyimpan informasi. Piranti sekuensial : Flip-flop, Register dan Counter.

Gambar 1.1 Proses Rangkaian Sekuensial

Rangkaian Sekuensial terbagi menjadi 2 yaitu Rangkaian Sekuensial Sinkron dan
Rangkaian Sekuensial Asinkron
 Pada rangkaian sekuensial sinkron semua perpindahan state (keadaan)
dilakukan secara serentak berdasarkan suatu clock tertentu.

 Pada rangkaian sekuensial asinkron tidak memiliki clock sehingga

2| POLITEKNIK NEGERI BANDUNG
 perpindahan state dapat terjadi kapan saja dengan memanfaatkan konsep
kestabilan.

 Pada rangkaian sekuensial asinkron terdapat beberapa jenis rangkaian, salah

A. FLIP-FLOP

satunya adalah rangkaian flip-flop.

Flip-flop atau latches adalah suatu rangkaian digital yang memiliki dua keadaan
logika dengan output yang satu dan lainnya selalu berlawanan. Flip-flop (FF) merupakan
salah satu rangkaian utama dalam logika sekuensial. Flip-flop digunakan sebagai elemen
penyimpanan data sementara. Penyimpanan data ini digunakan untuk menyimpan state
(keadaan). Flip- Flop merupakan bentuk dasar dari memory. Flip-flop hanya akan bekerja
pada saat transisi pulsa clock dari tinggi ke rendah atau dari rendah ke tinggi, tergantung
dari jenis clocknya. Flip-flop merupakan bagian penting dalam sistem elektronika digital
yang digunakan pada komputer, komunikasi, dan lain lain.
Ciri utama dari flip-flop adalah keluaran Q dan Q’ adalah selalu berlawanan/stabil
(jika Q=0 maka Q’=1. Jika Q=1 maka Q’=0).
Ada beberapa kondisi dalam flip-flop :
1. Set, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) bernilai
logika (1) saat dipicu, apapun kondisi sebelumnya.
2. Reset, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) bernilai
logika (0) saat dipicu, apapun kondisi sebelumnya.
3. Tetap (memori), yaitu jika suatu kondisi masukan mengakibatkan keluaran
(Q) tidak berubah dari kondisi sebelumnya saat dipicu.
4. Toggle, yaitu jika suatu kondisi masukan mengakibatkan logika keluaran
(Q) berkebalikan dari kondisi sebelumnya saat dipicu.
5. Avoid, yaitu keadaan ketika kedua output memiliki keluaran sama.

B. JENIS-JENIS FLIP-FLOP

Flip-Flop memiliki beberapa jenis diantaranya SR Flip-flop, D Flip-flop, JK Flip-flop,

3| POLITEKNIK NEGERI BANDUNG

dan T Flip-flop.

a. SR Flip-Flop
Flip-Flop SR ini adalah rangkaian dasar sebagai penyusun berbagai jenis Flip- Flop
lainnya dan dapat disusun dari dua gerbang NAND atau dua gerbang NOR.
Flip-flop ini mempunyai 2 masukan yaitu S (SET) yang digunakan untuk menyetel
(membuat keluaran flip-flop berkeadaan 1) dan yang lainnya disebut R (RESET) yang
digunakan untuk mereset (membuat keluaran berkeadaan 0). Serta dua keluarannya yaitu
Q dan Q’. Kondisi Set adalah kondisi ketika Q berlogika 1 sedangkan kondisi Reset
adalah kondisi ketika Q berlogika 0.
1. SR FF dengan NOR
Pada saat rangkaian disusun dari dua gerbang NOR, Keadaan set terjadi pada saat
input set memiliki nilai 1 dan reset memiliki nilai 0 yang menghasilkan output Q = 1 dan
Q’ = 0. Keadaan reset terjadi ketika input S= 0 dan R =1 sehingga menghasilkan output Q
= 0 dan Q’ = 1. Ketika R dan S bernilai 0 yang akan terjadi adalah kondisi menyimpan
sedangkan ketika R dan S bernilai 1 yang akan terjadi adalah kondisi terlarang.
Rangkaian ini bersifat active-HIGH.

a. (b)
Gambar 1.2 a) Diagram rangkaian SR FF dengan NOR. b) Tabel kebenarannya.

Q'

4| POLITEKNIK NEGERI BANDUNG

 Gambar 1.3 Diagram Timing rangkaian SR FF dengan NOR

2. SR FF dengan NAND
Pada saat rangkaian disusun dari dua gerbang NAND, ketika R dan S bernilai 0 yang
akan terjadi adalah kondisi terlarang sedangkan ketika R dan S bernilai 1 yang akan
terjadi adalah kondisi menyimpan. Rangkaian ini bersifat active-LOW.

a) Diagram rangkaian SR FF dengan NAND

S R 𝑄 𝑄̅ Keadaan
0 0 1 1 Avoid (Keadaan illegal )
0 1 1 0 Keadaan set
1 0 0 1 Keadaan reset
1 1 𝑄 𝑄̅ Keadaan memori
b) Tabel kebenaran SR FF
dengan NAND
Gambar 1.4

Q'

5| POLITEKNIK NEGERI BANDUNG

 Gambar 1.5 Diagram Timing rangkaian SR FF dengan NAND

b. SR Flip-Flop dengan Clock (Enable)

RS-FF dengan tambahan input E sebagai clock, outputnya baru akan memberikan
respons ke output berikutnya jika input clock diberi trigger. Dalam data tabel tersebut
menunjukkan perubahan kondisi dari RS-FF dengan clock. Jika clock bernilai logika 1,
kondisi output akan berubah sesuai dengan perubahan input RS-FF nya. Jika clock
bernilai 0, maka output tetap pada kondisi sebelumnya atau memori walaupun nilai input
S dan R nya diubah-ubah atau tidak tetap.
1. SR FF dengan Enable NOR

(a) (b)
Gambar 1.6 a) Rangkaian SR FF dengan Enable NOR dan b) Tabel Kebenaran

Q'

Gambar 1.7 Timing Diagram SR FF dengan Enable NOR

6| POLITEKNIK NEGERI BANDUNG

 3. SR FF dengan Enable NAND

(a) (b)
Gambar 1.8 a) Rangkaian SR FF dengan Enable NAND dan b) Tabel Kebenaran

Q'

Gambar 1.9 Timing Diagram SR FF dengan Enable NAND

C. D Flip-Flop
Keadaan illegal pada SR flip-flop menjadi alasan adanya pengembangan D-Flip-
Flop (Delay/Data Flip-Flop). Perbedaannya dengan flip-flop S-R terletak pada inputan R,
pada D Flip-flop inputan R terlebih dahulu diberi gerbang NOT, maka setiap input yang
diumpankan ke D akan memberikan keadaan yang berbeda pada input S-R. pada
rangkaian ini, T berfungsi sebagai enable. Ketika T bernilai 0, maka berapa pun keadaan
inputnya, output akan memori, sedangkan ketika T bernilai 1 barulah nilai input
berpengaruh terhadap output yang dihasilkan.

7| POLITEKNIK NEGERI BANDUNG

 (a) (b)
Gambar 1.10 a) Gambar Rangkaian D Flip-Flop dan b) Tabel Kebenaran D FF

Gambar 1.11 Timing Diagram D-FF Rising Edge (aktif sisi naik)

Gambar 1.12 Timing Diagram D-FF Falling Edge (aktif sisi turun)

D. JK Flip-Flop
JK Flip-flop adalah penyempurnaan dari RS flip-flop untuk mengatasi kondisi
terlarang. Pada kondisi masukan J=1 dan K=1 membuat kondisi keluaran berlawanan atau
toggle dengan kondisi keluaran sebelumnya. Sementara untuk keluaran berdasarkan
kondisi - kondisi masukan yang lain semua sama dengan RS flip-flop.

8| POLITEKNIK NEGERI BANDUNG

 (a) (b)

Gambar 1.13 (a) Gambar rangkaian JK FF dan (b) Tabel Kebenaran JK FF

CL
K

Q
Gambar 14.
Timming Diagram JK FF

E. T Flip-Flop

T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan

menggunakan flip-flop J-K yang kedua inputnya dihubungkan menjadi satu maka akan
diperoleh flip- flop yang memiliki watak membalik output sebelumnya jika inputannya
tinggi dan outputnya akan tetap jika inputnya rendah.
CLOCK T Q Q’
0 1 0
1 0 0
0 1 0
1 0 1

Gambar 1.15 a) Gambar Rangkaian T Flip-Flop dan b) Tabel Kebenaran T FF

T = Input

9| POLITEKNIK NEGERI BANDUNG

 Q = Output

Gambar 1.16 Timing Diagram TFF

BAB II : RANGKAIAN PEMBANGKIT

PULSA CLOCK
Pembangkit Sinyal Pulsa Clock atau Clock Generator adalah perangkat listrik
yang digunakan sebagai sumber internal sinyal ke sirkuit. Pembangkit pulsa ini juga
dapat digunakan sebagai sumber eksternal sinyal ke perangkat melalui generasi
pulsa sinyal konstan atau yang dipertahankan.
Clock Generator digunakan untuk memberikan sinyal serta jumlah sinyal
perangkat menerima. Hal ini dapat menggunakan kedua digital serta sirkuit analog
untuk menghasilkan pulsa yang disediakan.
Berikut macam-macam kondisi sinyal pulsa :

a. Transisi naik (perubahan sinyal clock dari logika rendah yaitu 0 ke logika
tinggi yaitu 1)

b. Transisi turun (perubahan sinyal clock dari logika tinggi yaitu 1 ke logika
rendah yaitu 0)

10 | POLITEKNIK NEGERI BANDUNG

 c. Logika tinggi (sinyal clock berada dalam logika tinggi yaitu 1)

d. Logika rendah (sinyal clock berada dalam logika rendah yaitu 0)

A. CLOCK MANUAL

Gambar 2.1 Rangkaian Clock Manual

Pada rangkaian clock manual menggunakan komponen switch button. Cara kerja
rangkaian ini ketika switch di tekan maka sinyal akan bernilai 1, dan ketika di lepaskan
switchnya akan kembali lagi menjadi 0. LED pada rangkaian ini menunjukan output
sinyal dari rangkaian tersebut, ketika LED menyala maka sinyal tersebut bernilai 1, dan
ketika LED dalam keadaan meti maka sinyal tersebut bernilai 0.

11 | POLITEKNIK NEGERI BANDUNG

 B. CLOCK OTOMATIS DENGAN DEBOUNCING SWITCH

Gambar 2.2 Rangkaian Clock Otomatis dengan debouncing switch

Rangkain clock otomatis memiliki komponen dan rangkaian yang hampir sama
seperti rangkaian clock manual. Namun untuk rangkaian clock otomatis ditambahkan
komponen potensiometer dan komponen switch button tidak digunakan dalam clock
otomatis ini. Rangkaian pembangkit pulsa clock otomatis dengan menggunakan
debouncing switch, dibuat menggunakan IC NAND, NOT, Resistor, Potensiometer,
Kapasitor, LED, Ground, dan Power. LED digunakan sebagai indikator untuk melihat
C. BOUNCING

langsung sinyal yang dihasilkan, ketika LED berkedip 1-0 maka rangkaian pembangkit
pulsanya sudah sesuai. Output dari rangkaian pembangkit pulsa yang akan masuk
kerangkaian misalkan rangkaian counter. Pada potensiometer dapat diatur nilainya untuk
menentukan kecepatan watu pulsa clocknya.

Bouncing pada kontak listrik adalah istilah teknis untuk menyatakan munculnya
deretan pulsa-pulsa tajam sebagai akibat kontak dari saklar mekanik yang belum
sempurna tersambung atau terputus. Pada rangkaian digital, efek bouncing ini terjadi
ketika kontak bersentuhan, momentum dan elastisitas bekerja bersamaan sehingga
menimbulkan getaran yang dapat menimbulkan salah interpretasi. Keadaannya sama
seperti pantulan bola yang dibanting ke tanah. Bouncing (pantulan) ini mengakibatkan
untuk satu kali penekanan sakelar akan dibangkitkan beberapa pulsa clock, sehingga
cacahan yang dihasilkan lompat-lompat dan tidak teratur.

12 | POLITEKNIK NEGERI BANDUNG

 Getaran saklar mekanis itu terjadi ketika kontak bersentuhan antara momentum dengan
elastisitas bekerja bersamaan, maka akan menghasilkan sejumlah pulsa listrik yang dapat
menimbulkan salah interpretasi. Keadaan tersebut dalam keadaan sehari- harinya seperti sebuah
bola yang dibanting ke tanah dengan kecepatan tertentu, di mana bola tersebut akan memantul ke
atas dan ke bawah beberapa kali sebelum diam. Dalam sinyal pulsa pantulan ini disebut sebagai
bouncing yang merupakan suatu masalah pada elektronika. Akibat bouncing juga dalam satu kali
penekanan saklar akan membangkitkan beberapa pulsa clock. Untuk bentuk sinyal bouncing dapat
dilihat pada gambar 2.4

Gambar 2.4 Efek Bounching

BAB III : RANGKAIAN COUNTER

A. RANGKAIAN COUNTER

Rangkaian counter (pencacah) adalah rangkaian digital yang berfungsi untuk

menghitung jumlah pulsa yang masuk pada rangkaian di bagian input. Hasil (output)
pencacahan ini dinyatakan dalam bentuk biner. Suatu rangkaian counter memiliki
kemampuan untuk mencacah dan membangkitkan kejadian sinyal periodik dengan
frekuensi khusus. Umumnya, rangkaian ini terbentuk dari flip-flop yang dihubungkan
secara seri.
Terdapat dua jenis rangakaian counter (pencacah) yang dibedakan berdasarkan

13 | POLITEKNIK NEGERI BANDUNG

 sumber clock yang masuk, yakni Synchronous dan Asynchonous. Apabila dilihat dari
urutan cacahannya, counter terbagi atas rangkaian up counter, down counter, dan
up/down counter. Up counter adalah rangkaian yang akan mencacah naik pulsa listrik
yang masuk dari bilangan terendah ke bilangan tertinggi. Berbeda dengan up counter,
rangkaian down counter akan mencacah turun pulsa yang masuk dari bilangan
tertinggi ke bilangan terendah. Sebuah rangkaian counter juga dapat melakukan dua
jenis cacahan sekaligus, rangkaian inilah yang disebut dengan up/down counter.

B. MODULUS COUNTER

Sebagaimana yang telah disebutkan sebelumnya, counter dapat mencacah pulsa

(clock) yang masuk secara naik, turun, ataupun naik/turun. Jumlah bilangan yang
dicacah sebelum kembali lagi ke bilangan awal disebut sebagai modulus atau biasa
disingkat MOD. Nama dari MOD counter bergantung pada jumlah bilangan biner
yang dicacah oleh rangkaian tersebut. Sebagai contoh, rangkaian yang mencacah
bilangan dari 0-3 (decimal) atau 00, 01, 10, 11 dan kembali lagi ke 00 (biner)
dinamakan dengan MOD-4 counter.
Bilangan counter dapat dirancang dengan menggunakan beberapa flip-flop sesuai
modulus yang akan dicacah dengan menggunakan rumus:
Modulus = 2n, dengan n merupakan jumlah flip-flop yang digunakan.
Apabila kita akan merancang MOD-4 counter, maka jumlah flip-flop yang digunakan
sebanyak 2 buah. MOD-8 counter berarti memiliki 3 buah flip-flop, begitu seterusnya.
Tidak hanya dengan jumlah modulus = 2n, counter juga memiliki modulus yang
tidak sama dengan 2n, sebagai contoh adalah MOD-5 counter, yang akan mencacah
bilangan biner dari 000, 001, 010, 011, dan 100. Jumlah flip-flop yang digunakan
bergantung pada jumlah bit biner yang akan dihasilkan.

C. COUNTER ASINKRON

Counter asinkron dikenal juga dengan istilah ripple through control merupakan
rangkaian counter yang tersusun atas flip-flop yang dihubungkan seri dan
14 | POLITEKNIK NEGERI BANDUNG
 pemicuannya tergantung dari flip- flop sebelumnya, kemudian menjalar sampai flip-
flop MSB-nya. Kata “asinkron” merujuk pada peristiwa yang tidak memiliki hubungan
waktu tetap satu sama lain dan, umumnya, tidak terjadi secara serentak. Maksudnya,
flip-flop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal
untuk flip-flop yang lainya diambil dari output masing-masing flip flop sebelumnya.

Gambar 3.1. Rangkaian binary counter modulus 16 – Up counter dengan D-FF (aktif
di sisi naik)

Sumber: Digital Fundamental

Jenis up atau down biner yang dicacah oleh counter bergantung pada sumber
masukan sinyal clock dari flip-flop sebelumnya. penentuan sinyal masukan juga
bergantung pada jenis IC flip- flop tersebut, apakah aktif di sisi naik atau aktif di sisi
turun.
Meskipun hanya terdapat dua jenis pencacahan, tetapi rangkaian counter asinkron
juga dapat dirancang untuk menghitung kedua jenis cacahan tersebut. Rangkaian ini
biasa kita sebut sebagai up/down counter. Hal ini terjadi karena pada rangkaian
up/down counter terdapat input eksternal yaitu mode (kontrol) sebagai pengatur yang
menentukan saat menghitung naik (up) atau turun (Down). Pada rangkaian Up/Down
Counter Asinkron, output dari flip-flop sebelumnya menjadi input clock dari flip-flop
berikutnya yang dihubungkan terlebih dahulu pada IC EX-OR (7486) sebagai
jembatan antara output IC dengan clock IC berikutnya.

VCC VCC VCC

J Q J Q J Q
15 | POLITEKNIK NEGERI BANDUNG
Clk Clk Clk

Q’ Q’
K K K Q’

1/0
 M
o
de
1
=
u
p
M
o
de
0
=
d
o
w
n

Gambar 3.2. Rangkaian Up/Down JK FF 3 Bit

Jika dimisalkan B adalah Mode, dan A adalah Input :

1. Jika B dalam kondisi 0, maka output X akan bernilai sama dengan input A.
Maka pada kondisi ini EX-OR gate hanya bersifat meneruskan sinyal saja. ->
X=A
2. Jika B dalam kondisi 1, maka nilai output X akan berkebalikan dengan nilai
input A. Maka pada kondisi ini EX-OR gate bersifat sebagai pembalik sinyal. ->
X=𝐴̅

Terdapat beberapa jenis rangkaian yang merupakan pengaplikasian dari counter

asinkron, diantaranya:

a. BCD TO 7 SEGMENT
Dekoder berfungsi untuk menerima input-input biner berupa kode yang
kemudian diterjemahkan dengan mengaktifkan salah satu outputnya sesuai urutan
biner. Salah satu contoh dari decoder adalah BCD to 7 Segment. Decoder BCD ke
7 segment bertugas untuk mengubah kode BCD menjadi karakter tampilan angka

16 | POLITEKNIK NEGERI BANDUNG

 desimal yang dapat dilihat secara visual.

Gambar 3.3. BCD to

7 Segment
Sumber:
uniksharianja.com
Data BCD 4 bit diubah menjadi tampilan visual angka desimal 0-9
menggunakan rangkaian logika dasar digital (AND, OR dan NOR). Data BCD 4
bit tersebut diubah sesuai nilai desimal seperti pada tabel berikut.

Tabel 3.1. Tampilan BCD pada 7

Segment Display Sumber:

elektronika-dasar.web.id

17 | POLITEKNIK NEGERI BANDUNG

 IC yang digunakan untuk mengonversikan bilangan biner ke 7 Segment
adalah IC TTL 7447 (anoda) dan IC TTL 7488(katoda).

Gambar 3.4. Pin Output Common Cathode dan Common Anode 7

Segment Sumber: www.digikey.com

BCD counter didesain untuk mencacah bilangan sebanyak 10 pulsa, yaitu 0, 1, 2, 3, 4, 5,

6, 7, 8, dan 9. Jika counter itu menghitung dari 0-9 maka counter itu disebut 1
decade. Jika counter itu menghitung satuan juga puluhan misalnya 0-99, maka
counter tersebut disebut 2 decade, dan seterusnya. Dalam membuat BCD counter
lebih dari 1 dekade, kita dapat menghubungkan counter BCD 1 dekade secara

18 | POLITEKNIK NEGERI BANDUNG

 series dengan counter lainnya.

Pada kelipatan decade counter, posisi LSD berfungsi sebagai posisi satuan.
Posisi selanjutnya berfungsi sebagai puluhan, ratusan, ribuan, dst. Untuk membuat
counter puluhan, clocknya mengambil dari MSD satuan. Begitu juga dengan
counter ratusan, clocknya mengambil dari MSD puluhan atau decade sebelumnya
dst.

b. PROGRAMMABLE COUNTER
Programmable counter merupakan jenis rangkaian counter asinkron yang
modulusnya dapat diatur. Rangkaian ini dibantu oleh comparator (pembanding)
yang dihubungkan dengan DIP switch. Switch ini digunakan untuk mengatur
modulus yang ditentukan. Saklar pada DIP switch akan menjadi pengatur dengan
logika on atau off.
Comparator bekerja untuk membandingkan 2 buah input A dan B, outputnya
akan mengeluarkan logika jika tiga kondisi terpenuhi, yaitu, A>B, A<B, dan A=B,
logika bisa berupa Active high atau Active low. Pada PBC (Programmable Binary
Counter), keadaan yang dibutuhkan adalah ketika output A=B.

Misalkan Input B adalah pengatur Modulus, input A dihubungkan ke Output

(Q), dan output comparator dihubungkan ke reset menggunakan Active Low.
Prinsip kerjanya, ketika nilai logika A=B, maka output comparator akan
mengaktifkan reset /clear, sehingga perhitungan kembali lagi ke nol. Comparator
dirangkai dengan menggunakan gerbang XOR atau IC 7458.

Gambar 3.5. Diagram Rangkaian XOR

19 | POLITEKNIK NEGERI BANDUNG

 c. SELF STOPPING COUNTER
Self stopping counter adalah sebuah rangkaian yang berhenti secara otomatis pada
modulus yang ditentukan. Dibutuhkan switch yang dapat mengatur bila hitungan telah
mencapai modulus yang diinginkan maka dengan otomatis counter akan menghentikan
perhitungan. Switch ini dapat menggunakan gerbang NAND.

Gambar 3.7. Rangkaian self stopping up counter mod 5

D. COUNTER SINKRON

Istilah sinkron mengacu pada peristiwa yang memiliki hubungan waktu tetap satu
sama lain. Flip-flop pada counter sinkron mendapat pulsa input secara bersamaan
dalam dari satu clock yang sama, sehingga pulsa yang ingin tercacah pada flip-flop
masuk ke secara serentak (bersama-sama). Sinkronisasi ini mengakibatkan counter
sinkron bekerja lebih cepat jika dibandingkan counter asinkron, karena pada rangkaian
sinkron memiliki delay yang lebih kecil dan tidak menimbulkan glitch. Counter
sinkron juga dikenal dengan sebutan paralel counter.

Sama halnya dengan asinkron counter, counter sinkron juga dapat mencacah naik,
turun, atau naik turun. Jumlah flip-flop yang digunakan pun disesuaikan dengan besar
modulus atau banyaknya bit biner pulsa yang akan dicacah. Namun, flip-flop tidak
dihubungkan secara seri, melainkan melalui gerbang-gerbang logika terlebih dahulu.
Terdapat langkah-langkah yang harus dilakukan dalam merancang counter sinkron,
diantaranya:

20 | POLITEKNIK NEGERI BANDUNG

 1. Membuat State Diagram.
State Diagram bertujuan untuk menentukan urutan state yang akan
dimunculkan pada rangkaian, sesuai yang diperintahkan.
2. Membuat State Table
Dengan merujuk pada state diagram yang telah dibuat, kita dapat
menentukan Present State dan Next State, agar dapat dengan mudah
memindahkannya pada K-Map.
3. Menentukan Jenis Input Flip-Flop, dan melengkapi State Table
Kita perlu menentukan jenis FF agar dapat menentukan jenis tabel Eksitasi
yang akan digunakan. Untuk tabel yang memiliki kondisi D (don’t care) dapat
dianggap memiliki logika 0 atau 1 sesuai dengan yang akan dipakai nantinya
pada penyederhaan Boolean.
Tabel 3.2 Tabel Eksitasi JK-FF
Q Qn + J K
1
0 0 0 D
0 1 1 D
1 0 D 1
1 1 D 0

Tabel 3.3 Tabel Eksitasi D-FF

Qn Qn+1 D
0 0 0
0 1 1
1 0 0
1 1 1

Tabel 3.4 Tabel Eksitasi RS-FF

Q Qn + R S
1
0 0 0 D
0 1 1 0
1 0 0 1
1 1 D 0
Tabel 3.5 Tabel Eksitasi T-FF
Q Qn + 1 T
0 0 0
0 1 1

21 | POLITEKNIK NEGERI BANDUNG

 1 0 1
1 1 0

3. Menetukan persamaan untuk setiap Input Flip-Flop

Gunakan referensi state table yang telah lengkap kondisi input dan
outputnya (mengacu pada tabel eksitasi) dan pindahkan hasilnya pada K-Map,
sesuai dengan nomor tabel pada present State dan nomor tabel pada K-Map.
Mencari fungsi boolean pada masing-masing masukan flip-flop dengan
menggunakan peta Karnough. Setelah itu, cari fungsi yang sesederhana
mungkin sehingga mudah dalam pengerjaan menyusun rangkaian dan menjadi
sederhana.
4. Membuat rangkaian
Setelah didapat persamaan untuk tiap input FF, gambarkan rangkaiannya.
Gunakan IC atau gerbang logika untuk menyusun rangkaian counter sinkron.
Untuk penyederhanaan rangkaian bisa dihubungkan dengan gerbang logika
AND, OR dan sebagainya sesuai kebutuhan.

a. UP/DOWN COUNTER

Rangkaian Up/Down Counter adalah rangkaian yang terdiri dari gabungan dari Up
Counter dan Down Counter. Rangkaian ini memiliki dua keadaan, yaitu dapat
menghitung bergantian naik dan turun (Up dan Down). Hal ini terjadi karena pada
rangkaian up/down counter terdapat input eksternal yaitu mode (kontrol) sebagai
pengatur yang menentukan saat menghitung naik (up) atau turun (Down). Ketika mode
counter bernilai 1, maka rangkaian akan mencacah turun (down). Sebaliknya, saat mode
counter bernilai 0, rangkaian akan mencacah naik (up).

b. RANDOMC
OUNTER
Random counter sinkron merupakan rangkaian counter sinkron yang
pencacahannya terjadi secara acak (tidak berurutan), contohnya 1, 2, 5, 7. Rangkaian ini
dapat dibuat dengan merekayasa counter sinkron, sehingga didapat rangkaian dengan
jumlah counter sesedikit mungkin.
22 | POLITEKNIK NEGERI BANDUNG
 BAB IV : FINITE STATE MACHINE

A. RANGKAIAN SEKUENSIAL

Rangkaian sekuensial disebut juga sebagai finite state machines (FSM), yaitu
rangkaian yang tersusun atas gabungan dari bagian kombinasional dan bagian memori

23 | POLITEKNIK NEGERI BANDUNG

(flip-flop). Adanya bagian memori berfungsi untuk menyimpan kondisi input saat ini dan
input sebelumnya.
Rangkaian ini memiliki output yang bergantung pada kondisi input dan kondisi
input sebelumnya yang tersimpan pada rangkaian memorinya yang bekerja berdasarkan
urutan waktu. Rangkaian sekuensial biasanya dibuat menggunakan rangkaian kombinasi
logika dengan rangkaian flip-flop. Ada dua buah jenis rangkaian sekuensial yaitu
rangkaian sekuensial sinkron dan rangkaian sekuensial asinkron.

B. JENIS RANGKAIAN SEKUENSIAL

1. Rangkaian Sekuensial Sinkron

Merupakan rangkaian sekuensial yang operasi rangkaiannya dikontrol oleh suatu
clock, clock tersebut tersambung ke setiap rangkaiannya. Pada rangkaian sekuensial
sinkron.
2. Rangkaian Sekuensial Asinkron
Merupakan rangkaian sekuensial yang operasi rangkaiannya tidak dikontrol oleh
suatu clock, namun tetap membutuhkan clock juga untuk rangkaian pertamanya

C. MODEL RANGKAIAN SEKUENSIAL

Rangkaian FSM tersusun atas rangkaian kombinasi dan rangkaian sekuensial,

model FSM yang biasanya digunakan yaitu model Moore dan Mealy.
1. Model Mealy
Merupakan rangkaian sekuensial yang outputnya dipengaruhi oleh present state
dan variable input saat itu. Bentuk dari rangkaian sekuensial model mealy.

Gambar 5.1 Rangkaian Sekuensial Model Mealy

24 | POLITEKNIK NEGERI BANDUNG

 2. Model Moore
Merupakan rangkaian sekuensial yang outputnya hanya dipengaruhi oleh
present statenya. Bentuk dari rangkaian sekuensial model moore.

Gambar 5.2 Rangkaian Sekuensial Model Moore

D. LANGKAH-LANGKAH DESAIN RANGKAIAN SEKUENSIAL

Untuk membuat suatu rangkaian sekuensial harus mengikuti langkah-langkah

yang ditentukan dimulai dari membuat state diagram, kemudian state table, setelah itu
satte assignment table, melakukan pemilihan jenis flip-flop, menentukan persamaan
menggunakan K-Map lalu membuat rangkaian dan timing diagramnya.
1. State Diagram
State Diagram adalah suatu diagram yang menunjukkan perpindahan state yang
dipengaruhi oleh present state dan dengan atau tanpa dipengaruhi oleh variable input.
Maka pada saat membuat state diagram, perpindahan statenya dapat di pengaruhi oleh
variable input atau tidak tergantung dari model rangkaian yang digunakan.
Dalam membuat state diagram kita harus mengetahui terlebih dahulu jumlah state
yang dibutuhkan, dan bentuk atau elemen yang digunakan untuk membuat state
diagramnya. Untuk mengetahui jumlah statenya, jika suatu rangkaian diibaratkan
mempunyai 𝑛 variable state, maka jumlah statenya maksimal akan nada 2𝑛 dan jumlah
minimalnya selalu 2 atau dapat dituliskan menjadi sebagai berikut:
2 < (𝑏𝑎𝑛𝑦𝑎𝑘𝑛𝑦𝑎 𝑠𝑡𝑎𝑡𝑒) < 2𝑛

25 | POLITEKNIK NEGERI BANDUNG

 Bentuk atau elemen yang digunakan untuk membuat state diagram yaitu:

Table 5.1 Bentuk Umum dalam State Diagram

Bentuk Nama Fungsi

Menunjukkan arah dari
Panah state sebelumnya ke state
setelahnya.
Umumnya digunakan
Elips untuk menunjukkan state.

Sering digunakan untuk

Lingkaran menunjukkan state.

State diagram model mealy dan state diagram model moore berbeda,
perbedaannya terletak pada keterangan labelnya. Untuk state diagram mealy label
panahnya dilengkapi dengan variable input, dan hasil outputnya. Namun untuk state
diagram moore perbedaannya terletak pada setiap bentuk statenya memiliki hasil output,
untuk lebih jelasnya dapat dilihat pada contoh gambar di bawah ini.

Gambar 5. 3 Contoh State Diagram Rangkaian Mealy

State diagram mealy pada bentuk elips atau lingkarannya hanya memiliki tanda
simbol statenya saja yang biasanya menggunakan variable huruf kapital sebagai tandanya
seperti 𝐴, 𝐵, 𝐶, … dan pada tanda panahnya memiliki tanda input dan hasil output yang
didapatkan, dalam gambar yang dicontohkan inputnya ditandai dengan 𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒 𝑤 dan

26 | POLITEKNIK NEGERI BANDUNG

hasil outputnya di tandai dengan 𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒 𝑧 . Dengan susunan input terlebih dahulu
kemudian diberi batas garis miring dan diikuti dengan hasil output atau dapat dituliskan
𝑤/𝑧.

Gambar 5.4 Contoh State Diagram Rangkaian Moore

State diagram moore memiliki karakter pada bentuk elips atau lingkarannya
terdapat tanda state diikuti dengan hasil outputnya, untuk state biasanya ditandai dengan
huruf kapital 𝐴, 𝐵, 𝐶, … dan untuk hasil outputnya ditandai dengan 𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒 𝑧 atau
dapat dituliskan 𝐴/𝑧. Kemudian untuk tanda panahnya hanya ditandai dengan inputnya
saja biasanya menggunakan 𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒 𝑤 sebagai tandanya.
2. State Table
State table merupakan suatu table yang dibuat berdasarkan keadaannya sama

seperti membuat state diagram namun dalam berbentuk table, state table juga dapat
dibuat berdasarkan state diagram yang sudah dibuat sebelumnya. Tujuan membuat state
table adalah agar memudahkan kita membaca bagian input dan outputnya. State table
untuk rangkaian mealy dan moore berbeda, dapat dilihat pada contoh di bawah ini.

27 | POLITEKNIK NEGERI BANDUNG

 Gambar 5.5 State Table Rangkaian Mealy

Gambar 5.6 State Tabel Rangkaian Mealy

State tabel rangkaian model mealy memiliki output yang berbeda untuk setiap
input yang diberikan, dengan kata lain jika inputnya berbeda maka output yang
didapatkan juga akan berbeda jadi tidak hanya present state yang mempengaruhi hasil
outputnya. Biasanya state tabel untuk rangkaian model ini dibuat dalam bentuk
seperti pada Gambar 6 agar dapat dengan mudah dibacanya dan terlihat simple, namun
tidak salah juga jika membuat state tabel seperti pada gambar 5.5.

Gambar 5.7 State Table Rangkaian Moore

State tabel rangkaian model moore memiliki output yang hanya bergantung pada
present statenya, variable inputnya tidak berpengaruh pada hasil outputnya. Untuk state
tabel rangkaian model ini hanya memiliki sebuah bentuk state tabel, untuk lebih jelasnya
dapat dilihat pada Gambar 5.7.

3. State Assignment
Setelah membuat state diagram kita dapat membuat state assignment table, yang
bertujuan untuk lebih memudahkan kita dalam melakukan pengujian serta untuk
menentukan persamaannya. Pembuatan state assignment table dibuat berdasarkan state
table nya namun variable-variabel seperti 𝐴, 𝐵, 𝐶, 𝑑𝑙𝑙 diganti menggunakan kode biner
jumlah bitnya disesuaikan dengan jumlah state yang didapatkan.

28 | POLITEKNIK NEGERI BANDUNG

 Gambar 5.8 Contoh State Assignment Rangkaian Mealy

Gambar 5.9 Contoh State Table Rangkaian Moore

4. Pemilihan Flip-flop
Sebelum menentukan persamaan untuk membuat rangkaiannya, kita harus
mengetahui jenis flip-flop yang akan digunakan dalam rangkaiannya. Ada berbagai
macam jenis flip-flop dimulai dari SR-FF, D-FF, T-FF, serta JK-FF, setiap jenis flip-flop
memiliki karakteristik dan tabel eksitasi yang berbeda pula. Berikut tabel eksitasi dari
setiap jenis flip-flop yang ada.

Tabel 5.2 Tabel Eksitasi SR-FF

𝑄𝑡 → 𝑄𝑡+1 S R
0 → 0 0 ∅
0 → 1 1 0
1 → 0 0 1
1 → 1 ∅ 0

Tabel 5.3 Tabel Eksitasi D-FF

𝑄𝑡 → 𝑄𝑡+1 D ket
0 →0 0
0 →1 1 Set
1 →0 0
1 →1 1 Set Hold

29 | POLITEKNIK NEGERI BANDUNG

 Tabel 5.4 Tabel Eksitasi T-FF

𝑄𝑡 → 𝑄𝑡+1 T ket
0→0 0 Reset Hold
0→1 1 Toggle
1→0 0 Toggle
1→1 0 Set Hold

Tabel 5.5 Tabel Eksitasi JK-FF

𝑄𝑡 → 𝑄𝑡+1 J K
0 → 0 0 ∅
0 → 1 1 ∅
1 → 0 ∅ 1
1 → 1 ∅ 0

Setelah menentukan jenis flip-flop yang digunakan maka Langkah selanjutnya

menentukan persamaannya, namun sebelum itu kita harus mengetahui jumlah variable
yang akan digunakan pada K-Map dengan menggunakan persamaan:

𝐽𝑢𝑚𝑙𝑎ℎ 𝑉𝑎𝑟𝑖𝑎𝑏𝑒𝑙 𝐾 − 𝑀𝑎𝑝 = 𝐽𝑢𝑚𝑙𝑎ℎ 𝑣𝑎𝑟𝑖𝑎𝑏𝑒𝑙 𝑖𝑛𝑝𝑢𝑡 + 𝐽𝑢𝑚𝑙𝑎ℎ 𝑠𝑡𝑎𝑡𝑒

Setelah mengetahui jumlah state yang dibutuhkan pada K-Map maka kita dapat membuat K-
Mapnya berdasarkan jenis flip-flop yang digunakan juga, untuk contoh K- Mapnya sebagai berikut

30 | POLITEKNIK NEGERI BANDUNG

 Gambar 5.10 Persamaan K-Map menggunakan D-FF

Pembuatan K-Map untuk ragkaian sekuensial model mealy dan model moore
sama saja, namun perlu diingat bahwa pembuatan K-Map juga mengacu pada State
Assignment Table jadi disesuaikan dengan state table rangkaian yang digunakan.

5. Rangkaian logika Sekuensial

Setelah mengetahui persamaannya maka kita dapat mengetahui juga komponen apa
saja yang digunakan dan jumlahnya. Sehingga kita dapat membuat rangkaiannya, berikut
contoh dari rangkaian sekuensial model mealy dan moore.

31 | POLITEKNIK NEGERI BANDUNG

 Gambar 5.11 Contoh Rangkaian Moore

Gambar 5.12 Contoh Rangkaian Mealy

6. Timing Diagram
Timing Diagram merupakan bentuk gelombang sinyal yang sesuai dengan kondisi atau urutan
logicnya, atau seperti sinyal digital yang bernilai 1 atau 0. Timing diagram ini dapat mempresentasikan
clock, output flip-flop 1, output flip-flop 2, serta output Z yang berada pada rangkaian.

Gambar 5.13 Timing Diagram Rangkaian pada Gambar 5.11

Timing diagram untuk rangkaian mealy dan rangkaian moore sama saja, tidak ada
perbedaan. Timing diagram ini terbentuk sesuai dengan keadaan pada saat itu. Pada
gambar di atas menunjukkan sepuluh keadaan karena diberikan clock sebanyak sepuluh
kali.

32 | POLITEKNIK NEGERI BANDUNG

 BAB V : APLIKASI
RANGKAIAN SEKUENSIAL

A. RANGKAIAN SERIAL ADDER

Serial adder merupakan rangkaian penjumlahan yang memiliki sistem input

secara seri dan outout secara seri juga, rangkaian ini melakukan penjumlahan seperti di
atas kertas dengan menjumlahkan satu persatu bit yang datang. Rangkaian serial adder
membutuhkan clock untuk melakukan proses penjumlahannya, jumlah clock yang
dibutuhkan sama dengan jumlah bit yang akan dijumlahkan ditambah dengan satu kali
sebagai pengganti delay. Ketika akan menjumlahkan bilangan 3bit, maka membutuhkan
4kali clock begitu pun seterusnya. Berikut merupakan contoh dari rangkaian serial adder
dapat di lihat pada gambar di bawah.

33 | POLITEKNIK NEGERI BANDUNG

 Gambar 6.18 Rangkaian Serial Adder

Rangkaian serial adder dapat dibuat menggunakan tiga bagian rangkaian Shift
Register yang memiliki output seri, rangkaian FSM adder, dan sebuah flip-flop. Dua
bagian rangkaian shift register digunakan untuk memberikan input dan 1 bagian
rangkaian shift register untuk menunjukkan output atau hasil penjumlahannya, kemudian
rangkaian FSM adder tentunya merupakan rangkaian yang dapat menjumlahkan, dan flip-
flop digunakan untuk melakukan pemrosesan carry in dan carry out yang ada pada
Rangkaian Full Adder. Dalam perancangan rangkaian serial adder kita dapat
menggunakan rangkaian model mealy dan juga dapat menggunakan rangkaian model
moore. Untuk menentukan state diagramnya kita dapat menentukannya menggunakan
Tabel Kebenaran Full Adder.
A B Ci Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

1. Rangkaian Model Mealy

34 | POLITEKNIK NEGERI BANDUNG

 a. State Diagram

Gambar 6.19 State Diagram Model Mealy Serial Adder

b. State Table
Present Next State / Output
State 𝑎𝑏 = 00 01 10 11
A A/0 A/1 A/1 B/0
B A/1 B/0 B/0 B/1

c. State Assignment Table

Present Next State / Output
State 𝑎𝑏 = 00 01 11 10
0 0/0 0/1 1/0 0/1
1 0/1 1/0 1/1 1/0

d. Persama
an
Logika
Output:
ab
00 01 11 10
y

0 0 1 0 1

35 | POLITEKNIK NEGERI BANDUNG

 1 1 0 1 0

𝑆 = 𝑦𝑎′𝑏′ + 𝑦′𝑎′𝑏 + 𝑦𝑎𝑏 + 𝑦′𝑎𝑏′ = 𝑦 ⊕ 𝑎 ⊕ 𝑏

Persamaan Input D-FF:

ab
00 01 11 10
y
1
0 0 0 0

1 0 1 1 1

𝐷 = 𝑦𝑏 + 𝑎𝑏 + 𝑦𝑎

e. Rangkaian

Gambar 6.20 Rangkaian FSM Adder menggunakan Mealy

2. Rangkaian Model Moore

a. State Diagram

36 | POLITEKNIK NEGERI BANDUNG

 Gambar 6.21 State Diagram Model Moore Serial Adder

b. State Table
Present Next State Output
State 𝑎𝑏 = 00 01 10 11 z
A0 A0 A1 A1 B0 0
A1 A0 A1 A1 B0 1
B0 A1 B0 B0 B1 0
B1 A1 B0 B0 B1 1

a. State Assignment Table

Present Next State Output
State 𝑎𝑏 = 00 01 10 11 z
00 00 01 01 10 0
01 00 01 01 10 1
10 01 10 10 11 0
11 01 10 10 11 1

b. Persama
an
Logika
Persama
an
Output
y0
0 1
y1
1
0 0

37 | POLITEKNIK NEGERI BANDUNG

 1 0 1

𝑆 = 𝑦0
Persamaan input:
ab
00 01 11 10
y1y0

00 0 0 1 0

01 0 0 1 0

1 1
10 0 1

11 0 1 1 1

𝐷1 = 𝑦1𝑏 + 𝑎𝑏 + 𝑦1𝑎

ab
00 01 11 10
y1y0
1 1
00 0 0

01 0 1 0 1

1 1
10 0 0

11 1 0 1 0

𝑆 = 𝑦1𝑎′𝑏′ + 𝑦1′𝑎′𝑏 + 𝑦1𝑎𝑏 + 𝑦1′𝑎𝑏′ = 𝑦1 ⊕ 𝑎 ⊕ 𝑏

c. Rangkaian

38 | POLITEKNIK NEGERI BANDUNG

 Gambar 6.22 Rangkaian Serial Adder Model Moore

B. PENDETEKSI INPUT

Rangkaian pendeteksi input atau biasa disebut dengan sequence detector

merupakan rangkaian sekuensial yang akan menghasilkan output dengan nilai tertentu (0
atau 1) ketika pola bit tertentu secara beurutan masuk ke dalam input. Sequence detector
ini ada dua jenis, yaitu overlapping dan tanpa overlapping.

Pada sequence detector dengan overlapping, rangkaian akan memberikan izin

untuk memberikan keadaan di mana output dari satu sekuen bisa menjadi input untuk
sekuen berikutnya, artinya, outout terakhir dalam sekuensial dapat digunakan dua kali,
baik untuk set maupun rest. Sebaliknya, pada sequence detector tanpa overlapping, bit
terakhir pada rangkaian sekuensial tidak dapat digunakan dua kali. Dengan kata lain,
sequence detector tanpa overlapping hanya dapat digunakan untuk set atau reset saja.
Contoh:
Z = 1 ketika rangkaian menerima input
x = 101 Z= 0 ketika rangkaian
menerima input x = 0 Kasus Non-
Overlap
- Input : 0110101011001
- Output : 0000100011000
Kasus Overlap
- Input : 0110101011001
- Output : 0000101011000

39 | POLITEKNIK NEGERI BANDUNG

 DAFTAR PUSTAKA

Floyd, Thomas. 2015. Digital Fundamentals. Harlow: Pearson Education.

Brown, Stephen., dan Vranesic, Zvonko. 2014. Fundamentals of Digital Logic with
Verilog Design. Toronto: R. R. Donnelley, Crawfordsville, IN.

Aditya, Rizki. 2015. Tutorial Teknik Digital : Rangkaian Pencacah (Counter). Online.
Tersedia: https://adityarizki.net/tutorial-teknik-digital-rangkaian-pencacah-
counter/ [Diakses pada 15 Desember 2022]
Pandey, Harshita. 2019. Shift Registers in Digital Logic. Online. Tersedia:
https://www.geeksforgeeks.org/shift-registers-in-digital-logic/ [Diakses pada
16 Desember 2022]
S. Panda. 2021. Logika Sekuensial. Lambda Geeks. Online
https://id.lambdageeks.com/sequential-logic/ . [Diakses 16 December 2022].
S. Brown dan Z. Vranesic. 2009. Fundamentals of DIGITAL LOGIC with VHDL
Design, Third Edition. Canada: The McGraw Hill Companies.
M. DJ. 2016. State Diagram & Analisa Rangkaian Sekuensial. Bocah Jaringan.
Online. Tersedia: http://bocah-jaringan.blogspot.com/2016/04/state-diagram-
analisa-rangkaian.html. [Diakses 16 December 2022].

40 | POLITEKNIK NEGERI BANDUNG