Makalah Elektronika Digital

RANGKAIAN SEKUENSIAL ASINKRON

Disusun Oleh :
Kelompok II

1. Nuraeni (H021191002)

2. Suci Ramadani (H021191008)

3. Jasmine Khairunisa Putri Anjhani (Ketua) (H021191011)

LABORATORIUM ELEKTRONIKA DAN INSTRUMENTASI

DEPARTEMEN FISIKA
FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM
UNIVERSITAS HASANUDDIN
MAKASSAR
2021

i
 DAFTAR ISI
DAFTAR ISI ...................................................................................................................... ii
KATA PENGANTAR ........................................................................................................ iii

BAB I PENDAHULUAN
I.1 Latar Belakang Masalah ..................................................................................... 1
I.2 Rumusan Masalah............................................................................................... 2
I.3 Tujuan................................................................................................................. 2

BAB II PEMBAHASAN
II.1 Rangkaian Sekuensial..................................................................................................3
II.2 S-R Flip-Flop...............................................................................................................4
II.3 Gated S-R Flip-Flop.....................................................................................................8
II. 4 Gated D Flip-Flop........................................................................................................9
II. 5 D Latch : 7475 IC........................................................................................................10
II. 9 D FLIP-FLOP : 7475 IC..............................................................................................12
II. 7 Jk Flip-Flop..................................................................................................................15
II. 8 Master Slave JK Flip-flop............................................................................................16
II. 9 Edge-Triggered JK Flip-flop........................................................................................20

BAB III PENUTUP...........................................................................................................23

III.1 Kesimpulan..........................................................................................................23
III. 2 Saran...................................................................................................................24

DAFTAR PUSTAKA ..........................................................................................................25

LAMPIRAN........................................................................................................................26

ii
 KATA PENGANTAR

Puji syukur kami panjatkan kehadirat Tuhan Yang Maha Esa, karena atas berkat dan
rahmat-Nya penulis dapat menyelesaikan makalah yang berjudul Rangkaian Sekuensial
Asinkron untuk memenuhi salah satu tugas mata kuliah Elektronika digital. Kami juga
mengucapkan terima kasih kepada semua pihak yang turut berpartisipasi dalam penyusunan
makalah ini, sehingga makalah ini dapat tersusun dengan baik.
Namun, kami menyadari bahwa makalah ini masih jauh dari kata sempurna. Oleh
karena itu, kami mengharapkan kritik dan saran yang bersifat membangun, sehingga kami
dapat menyusun makalah yang lebih baik di masa depan. Penulisyakin makalah ini dapat
bermanfaat bagi pembaca dalam kehidupan sehari-hari.

Makassar, 30 Oktober 2021

Penulis

iii
 BAB I
PENDAHULUAN

I.1 Latar Belakang

Elektronika adalah ilmu yang mempelajari alat listrik arus lemah
yang dioperasikan dengan cara mengontrol aliran elektron atau partikel bermuatan
listrik dalam suatu alat seperti komputer, peralatan elektronika, termokopel,
semikonduktor dan lain sebagainya. Ilmu yang mempelajari alat alat seperti ini
merupakan cakbang dari ilmu fisika, sementara bentuk desain dan pembentukan
sirkuit elektroniknya adalah bagian dari teknik elektro, teknik komputer dan
ilmu/teknik eletronika dan sistem instrumentasi.Peralatan listrik cenderung
menggunakan rangkaian listrik digital. Bahkan saat ini rangkaian elektronika
digital sudah bukan barang asing lagi. Sebenarnya, sebuah rangkaian digital tidak
harus selalu berupa rangkaian rumit dengan banyak komponen kecil seperti yang
ada pada komputer, handphone atau kalkulator. Sebuah rangkaian dengan kerja
sederhana yang menerapkan prinsip-prinsip digital, juga merupakan sebuah
rangkaian digital.
Rangkaian sekuensial banyak dijumpai pada peralatan elektronik, seperti
komputer, kalkulator, dan lain-lain. Rangkaian sekuensial terdiri atas rangkaian
kombinasional dan elemen memori. Beberapa keluaran dari rangkaian
kombinasional digunakan sebagai masukan bagian elemen memori. Keluaran dari
elemen memori diumpanbalikkan ke bagian rangkaian kombinasional. Rangkaian
sekuensial dinyatakan dalam deretan masukan, keluaran, dan keadaan internal.
Dua tipe rangkaian sekuensial yaitu sinkron dan tak sinkron. Rangakaian
sekuensial sinkron adalah suatu rangkaian sekuensial dimana perubahan state
yang terjadi di dalamnya terjadi karena pengaruh dari perubahan clock. Dan
elemen memori  yang digunakan di dalamnya adalah flip-flop. Rangkaian
Sekuensial Asinkron adalah suatu rangkaian sekuensial dimana perubahan state
perubahan state yang terjadi di dalamnya dipengaruhi adanya perubahan input. 
Dan elemen memorinya adalah elemen tunda waktu (time delay) dari sistem
tertutup. Makalah ini disusun untuk membahas lebih lanjut menganai rangkaian
sekuensial asinkron.

1
I.2 Rumusan Masalah
1. Apa yang dimaksud rangkaian sekuensial?
2. Apa yang dimaksud R-S Flip-Flop?
3. Apa yang dimaksud Gated R-S Flip-Flop?
4. Apa yang dimaksud Gated D Flip-Flop?
5. Apa yang dimaksud Jk Flip-Flop?
6. Apa yang dimaksud Master Slave JK Flip-flop?
7. Bagaimanakah Edge-Triggered JK Flip-flop?

I.3 Tujuan
1. Untuk mengetahui rangkaian rangkaian sekuensial
2. Untuk mengetahui R-S Flip-Flop
3. Untuk mengetahui Gated R-S Flip-Flop
4. Untuk mengetahui Gated D Flip-Flop
5. Untuk mengetahui Jk Flip-Flop
6. Untuk mengetahui Master Slave JK Flip-flop
7. Untuk mengetahui Edge-Triggered JK Flip-flop

BAB II
TINJAUAN PUSTAKA

2
II.1 Rangkaian Sekuensial
Rangkaian sekuensial adalah rangkaian yang outputnya tidak hanya tergantung
pada kombinasi inputnya tetapi juga tergantung pada output sebelumnya.
Rangkaian sekuensial digunakan untuk menyusun sebuah memori, rangkaian
penyimpan, rangkaian penunda, rangkaian pencacah (counter), dan komponen
penyimpan. Sebuah sistem digital pada umumnya merupakan gabungan antara
rangkaian kombinasional, dan rangkaian sekuensial.keluaran rangkaian sekuensial
tergantung pada input sekarang dan input sebelumnya. Hal ini menunjukkan
bahwa, suatu rangkaian sekuensial memiliki penyimpan (memory) atau
kemampuan untuk menyimpan informasi input sebelumnya.

Gambar 2.1 Blog Diagram Rangkaian Sekuensial

Rangkaian sekuensial memiliki prinsip kerja yang berbeda dengan

rangkaian kombinasional. Keluaran suatu rangkaian sekuensial tidak hanya
tergantung dari kondisi saluran masukannya, tetapi juga tergantung dari kondisi
keluaran sebelumnya. Rangkaian sekuensial memiliki elemen umpan balik.
Rangkaian sekuensial dapat dibedakan menjadi rangkaian sekuensial sinkron serta
rangkaian sekuensial asinkron. Semua perpindahan state (keadaan) pada rangkaian
sekuensial sinkron dilakukan secara serentak berdasarkan suatu clock tertentu.
Rangkaian sekuensial asinkron tidak memiliki clock seperti rangkaian sekuensial
sinkron, sehingga perpindahan state pada rangkaian sekuensial asinkron dapat
terjadi kapan saja dengan memanfaatkan konsep kestabilan.

Secara umum, rangkaian logika sekuensial terbagi menjadi dua tipe dasar:
1. Rangkaian Logika Sekuensial Asinkron

3
 Rangkaian sekuensial asinkron adalah suatu rangkaian sekuensial dimana
perubahan state perubahan state yang terjadi di dalamnya dipengaruhi adanya
perubahan input.  Dan elemen memorinya adalah elemen tunda waktu (time
delay) dari sistem tertutup.
2. Rangkaian Logika Sekuensial Sinkron
Rangakaian sekuensial sinkron adalah suatu rangkaian sekuensial dimana
perubahan state yang terjadi di dalamnya terjadi karena pengaruh dari
perubahan clock. Dan elemen memori  yang digunakan di dalamnya adalah
flip-flop.
II. 2 Rangkaian Sekuensial Asinkron
Dasar-dasar dari ciri rangkaian sekuensial asynchronous. Yang pertama,
bagaimana menganalisa kombinasi logika dengan umpan balik Dengan
menggambar tabel arus. Tabel arus menunjukkan kita bagian yang stabil, yang
bersifat sementara, dan yang berosilory. Kemudian bagaimana cara mensintesis
sebuah rangkaian asynchronous dari spesifikasi dengan pertama menulis tabel
arus dan kemudian mengurangi tabel arus ke persamaan logika. Bagian tersebut
cukup penting untuk rangkaian sekuensial asynchronous karena menentukan
kapan potensi race dapat terjadi. Beberapa race (pacuan) dapat dihilangkan
dengan cara memperkenalkan keadaan sementara.
Keluaran dari rangkaian logika ini hanya bergantung pada pulsa masukan dan urutan
data masukan sebelumnya, Rangkaian ini tidak memiliki jam dan tidak memerlukan
sinkronisasi, sehingga rangkaian tidak bergantung pada jam, yang membuatnya lebih
cepat daripada rangkaian logika sekuensial sinkron karena output dapat berubah
mengenai perubahan input dengan waktu minimum yang diperlukan dapat terpengaruh
terlepas dari waktu. Satu-satunya halangan untuk kecepatan sirkuit ini adalah
penundaan propagasi elemen sirkuit. Ini mengkonsumsi lebih sedikit daya, interferensi
elektromagnetik rendah.
Asynchronous Sequential Circuit
 Tidak menggunakan pulsa clock. Perubahan keadaan internal terjadi ketika
ada perubahan dalam variabel input.
 Elemen memori mereka baik unclocked flip-flop atau elemen penundaan
waktu.

4
  Mereka sering menyerupai sirkuit combinational dengan pengaruh arus
balik.
 Sintesis mereka jauh lebih sulit daripada sintesis sekuensial sinkron clock
sirkuit.
 Mereka digunakan ketika kecepatan operasi penting.
Komunikasi dua unit, dengan unit masing-masing memiliki clock
independen sendiri, harus dilakukan dengan sirkuit asynchronous. Struktur umum
dari asynchronous rangkaian sekuensial adalah sebagai berikut:

 Ada n variabel input, variabel m output, dan k menyatakan internal.

 Variabel keadaan sekarang (y1 ke yk) disebut variabel sekunder. Variabel
state selanjutnya (Y1 untuk Yk) disebut variabel eksitasi.
 Fundamental-mode operasi mengasumsikan bahwa sinyal input berubah satu
per satu dan hanya jika rangkaian dalam kondisi stabil.

II.2.1 Prosedur Analisis

5
 Analisis rangkaian sekuensial asinkron berjalan dalam cara yang sama
dengan clock rangkaian sekuensial sinkron. Dari logika diagram, ekspresi
Boolean ditulis dan kemudian ditransfer ke dalam bentuk tabel.
1.1. Tabel Transisi
Sebuah contoh dari rangkaian sekuensial asinkron ditunjukkan berikut ini:

Analisis rangkaian mulai dengan mempertimbangkan eksitasi variabel (Y1 dan Y2)
sebagai output dan sekunder variabel (y1 dan y2) sebagai masukan.
Ekspresi Boolean adalah:
Y1 = xy1 + x’y2
Y2 = xy’1 + x’y2
Langkah selanjutnya adalah plot fungsi Y1 dan Y2 dalam peta:

Menggabungkan nilai biner di sesuaikan kuadrat tabel transisi berikut ini didapat:

6
Tabel transisi menunjukkan nilai Y = Y1Y2 di dalam setiap sel. Mereka entri
dimana Y = y adalah dilingkari untuk menunjukkan kondisi yang stabil.
Rangkaian ini memiliki total empat state stabil - y1y2x = 000, 011, 110, dan 101
- dan empat total tidak stabil bagian - 001, 010, 111, dan 100.
Tabel keadaan rangkaian ditunjukkan berikut ini:

Present Next State

State x=0 x=1
0 0 0 0 0 1
0 1 1 1 0 1
1 0 0 0 1 0
1 1 1 1 1 0

Tabel ini memberikan informasi yang sama seperti transisi tabel.

1.2. Tabel Aliran
Dalam tabel aliran bagian bagian diberi nama dengan surat simbol. Contoh tabel
aliran adalah sebagai berikut:

7
Untuk mendapatkan rangkaian digambarkan oleh aliran tabel, perlu untuk
menetapkan masing-masing bagian nilai yang berbeda.
Tugas ini mengubah tabel mengalir ke transisi tabel. Hal ini ditunjukkan di bawah
ini:

Diagram logika yang dihasilkan adalah sebagai berikut:

1.3. Race Conditions

Sebuah kondisi race ada dalam rangkaian asinkron ketika dua atau lebih
variabel state biner merubah nilai untuk merespon perubahan dalam sebuah input
variabel. Ketika penundaan tidak sama ditemui, kondisi race dapat menyebabkan
variabel state berubah secara tidak terduga.
Jika kondisi stabil terakhir yang sirkuit mencapai tidak tergantung pada urutan
di mana bagian variabel perubahan, perlombaan disebut noncritical race. Contoh
noncritical race diilustrasikan pada tabel transisi di bawah ini:

8
Tabel transisi di bawah ini menggambarkan critical race:

Race dapat dihindari dengan mengarahkan sirkuit melalui urutan yang unik antara
bagian tidak stabil. Ketika sirkuit melakukan hal itu, maka dikatakan
memiliki siklus.
Contoh siklus adalah:

9
1.4. Pertimbangan Stabilitas
Sebuah rangkaian sekuensial asinkron dapat menjadi tidak stabil dan berosilasi
antara bagian-bagian yang tidak stabil karena adanya umpan balik. Kondisi
ketidakstabilan dapat dideteksi dari transisi tabel. Perhatikan rangkaian berikut:

Fungsi eksitasi adalah:

Y = (x1y)’x2 = (x’1 + y’)x2 = x’1x2 + x2y’
dan tabel transisi rangkaian adalah:

Nilai-nilai Y yang sama dengan y yang dilingkari dan merupakan bagian yang
stabil. Ketika input x1x2 adalah 11, variabel bagian bergantian antara 0 dan 1 tanpa
batas waktu.

A. Rangkaian dengan SR Latches

10
SR latch digunakan sebagai elemen penundaan waktu dalam rangkaian sekuensial
asinkron. Gerbang NOR SR latch dan tabel kebenarannya adalah:

Pengaruh arus balik tampak lebih jelas ketika digambar sebagai berikut:

Fungsi Boolean output adalah:

Y = [(S + y)’ + R]’ = (S + y) R’ = SR’ + R’y

dan tabel transisi rangkaian adalah:

Perilaku SR latch dapat diselidiki dari tabel transisi.

11
Kondisi yang harus dihindari adalah bahwa baik masukan S dan R tidak harus 1
secara bersamaan. Kondisi ini dihindari ketika SR = 0 (S dan R harus selalu
menghasilkan 0).
Ketika SR = 0 berlaku setiap saat, eksitasi fungsi yang diturunkan sebelumnya:
Y = SR' + R'y
dapat dinyatakan sebagai:
Y = S + R'y

Gerbang NAND SR Latch dan tabel kebenarannya adalah:

Tabel transisi untuk rangkaian adalah:

Kondisi yang harus dihindari di sini adalah bahwa kedua S dan R tidak 0 secara
bersamaan yang terpenuhi ketika S'R '= 0.
Fungsi eksitasi untuk rangkaian adalah:
Y = [S(Ry) ']' = S + 'Ry

12
Contoh Analisis

Perhatikan rangkaian berikut:

Langkah pertama adalah untuk mendapatkan fungsi Boolean untuk S dan input R
pada setiap kait:
S1 = x1y2 S2 = x1x2
R1 = x’1x’2 R2 = x’2y1
Langkah berikutnya adalah memeriksa apakah SR = 0 dipenuhi:
S1R1 = x1y2x’1x’2 = 0
S2R2 = x1x2x’2y1 = 0
Hasilnya adalah 0 karena x1x’1 = x2x’2 = 0
Langkah berikutnya adalah untuk mendapatkan tabel transisi sirkuit. Fungsi
eksitasi yang berasal dari hubungan Y = S + R'y yaitu:
Y1 = S1 + R’1y1
= x1y2 + (x1 + x2)y1 = x1y2 + x1y1 + x2y1

Y2 = S2 + R’2y2
= x1x2 + (x2 + y’1)y2 = x1x2 + x2y2 + y’1y2

13
Selanjutnya peta komposit untuk Y1Y2 = Y adalah:

Investigasi tabel transisi mengungkapkan bahwa sirkuit stabil.

Ada kondisi race kritis ketika sirkuit yang total awalnya y1y2x1x2 = 1101 dan x2
berubah dari 1 menjadi 0. Jika Y1 berubah menjadi 0 sebelum Y2, sirkuit total
menjadi 0100 sebagai ganti 0000.
Tabel SR Latch Excitation
Daftar masukan S dan R yang diperlukan untuk masing-masing memungkinkan
transisi dari variabel y sekunder ke eksitasi variabel Y.

Berguna untuk mendapatkan fungsi Boolean untuk S dan R dan diagram logika
rangkaian dari yang diberikan pada tabel transisi.

Contoh Pelaksanaannya
Perhatikan tabel transisi berikut:

14
Dari informasi yang diberikan dalam tabel transisi dan tabel eksitasi SR latch, kita
memperoleh peta untuk input latch S dan R:

X merepresentasikan kondisi yang tidak peduli.

Peta ini kemudian digunakan untuk menurunkan fungsi Boolean sederhana:
S = x1x2 R' = x'1
Diagram logika terdiri dari SR latch dan gerbang yang dibutuhkan untuk
mengimplementasikan fungsi Boolean S dan R. Rangkaian ketika latch SR NOR
digunakan adalah sebagai berikut:

Dengan latch SR NAND, nilai pelengkap untuk S dan R harus digunakan.

Prosedur Desain
Ada sejumlah langkah yang harus dilakukan dalam rangka meminimalkan
kompleksitas dan sirkuit untuk menghasilkan sebuah sirkuit yang stabil tanpa
races kritis. Secara singkat, langkah-langkah desain adalah sebagai berikut:
1. Mendapatkan tabel aliran sederhana dari spesifikasi yang
diberikan.

15
 2. Mengurangi tabel aliran dengan penggabungan baris dalam tabel
aliran sederhana.
3. Menetapkan variabel biner untuk setiap baris pengurangan tabel
aliran untuk memperoleh transisi tabel.
4. Tetapkan nilai output ke garis yang berhubungan dengan bagian-
bagian yang tidak stabil untuk mendapatkan peta keluaran.
5. Menyederhanakan fungsi Boolean dari eksitasi dan variabel output
dan menggambar diagram logika.
Proses desain akan ditunjukkan melalui sebuah contoh khusus:

a. Contoh Desain – Spesifikasi

Desain gated latch sirkuit dengan dua masukan, G (Gerbang) dan D (data), dan
satu keluaran Q. Gated latch adalah elemen memori yang menerima nilai
D saat G = 1 dan mempertahankan nilai ini setelah G berubah menjadi 0. Setelah
G = 0, perubahan dalam D tidak mengubah nilai output Q.

Langkah 1: Tabel Arus Primitif

Sebuah tabel aliran primitif adalah sebuah tabel aliran dengan hanya satu
kestabilan dalam setiap baris. Total bagian terdiri dari keadaan internal yang
dikombinasikan dengan input.

Untuk mendapatkan tabel aliran primitif, pertama sebuah tabel dengan

semua kemungkinan dalam sebuah sistem yang dibutuhkan adalah:

Stat Input Output

Comments
e D G Q
a 0 1 0 D = Q because G = 1
b 1 1 1 D = Q because G = 1
c 0 0 0 After state a or d
d 1 0 0 After state c
e 1 0 1 After state b or f
f 0 0 1 After state e

16
Setiap baris dalam tabel di atas menetapkan total keadaan.

Tabel primitif yang dihasilkan untuk gate latch ditunjukkan di bawah ini:

Pertama, kita isi dalam satu persegi di setiap baris milik keadaan stabil di baris itu.
Selanjutnya mengingat bahwa kedua input tidak diperkenankan perubahan pada
saat yang sama, kami masukkan dalam tanda dash setiap baris yang berbeda
dalam dua atau lebih variabel dari variabel input yang terkait dengan kondisi
stabil.
Selanjutnya kita menemukan nilai-nilai untuk dua kotak lebih di masing-masing
baris. Komentar yang tercantum dalam tabel sebelumnya dapat membantu dalam
menurunkan informasi yang diperlukan.
Dash mengindikasikan kitidakpedulian kondisi.

Langkah 2: Penurunan Tabel Arus Primitif

Tabel aliran primitif dapat dikurangi ke kecil jumlah baris jika dua atau lebih
stabil bagian ditempatkan pada baris yang sama dari aliran tabel. Aturan
penggabungan disederhanakan adalah sebagai berikut:

17
 1. Dua atau lebih baris dalam tabel aliran primitif dapat
digabungkan menjadi satu jika ada nonconflicting bagian dan
output di masing-masing
kolom.
2. Setiap kali, satu simbol bagian dan tidak peduli entri ditemui
dalam kolom yang sama, bagian terdaftar di baris digabung.
3. Jika bagian dilingkari di salah satu baris, maka juga dilingkari
pada baris digabung.
4. Bagian output disertakan dengan setiap stabil bagian di baris
digabung.
Sekarang menerapkan aturan-aturan ini ke meja aliran primitif ditampilkan
sebelumnya.

Untuk melihat bagaimana hal ini dilakukan pada tabel aliran primitif dipisahkan
menjadi dua bagian masing-masing dari tiga baris:

Setiap bagian menunjukkan tiga bagian yang stabil yang dapat bergabung karena
tidak ada yang bertentangan entri dalam masing-masing dari empat kolom.
Sejak dash mewakili suatu kondisi tidak peduli itu dapat dikaitkan dengan bagian
atau output.

Kolom pertama dapat digabungkan menjadi yang stabil c bagian dengan output 0,
kedua ke dalam keadaan stabil dengan output 0, dll.

Tabel arus yang dihasilkan berkurang adalah sebagai berikut:

18
b. Transisi Tabel dan Diagram Logika
Untuk mendapatkan sirkuit yang dijelaskan oleh aliran berkurang meja, nilai biner
harus ditugaskan ke masing-masing bagian. Ini mengubah tabel mengalir ke
transisi tabel.

Dalam menetapkan bagian biner, perawatan harus diambil untuk memastikan

bahwa sirkuit akan bebas dari ras kritis. Tidak ada ras kritis dapat terjadi dalam
tabel aliran dua-baris.

Menetapkan 0 untuk bagian dan 1 dengan b menyatakan dalam tabel aliran

berkurang, tabel transisi berikut ini diperoleh:

Tabel transisi ini, pada dasarnya, sebuah peta untuk eksitasi variabel Y. Boolean
disederhanakan Y sebagai fungsi yang diperoleh dari peta adalah:

Y = DG G'y

Ada dua output tidak peduli di final mengurangi aliran tabel. Dengan
menempatkan nilai ke output seperti yang ditunjukkan di bawah ini:

19
dimungkinkan untuk membuat keluaran Q sama dengan Y.

Jika nilai lainnya telah diserahkan kepada tidak peduli output, output Q adalah
dibuat sama dengan y.

Dalam kedua kasus, diagram logika gated latch adalah sebagai berikut:

Diagram ini dapat juga dilakukan dengan cara dari SR latch.

Menggunakan prosedur yang diuraikan sebelumnya (yaitu dari

tabel transisi yang diberikan), pertama-tama kita mendapatkan Boolean
fungsi untuk S dan R seperti yang ditunjukkan di bawah ini:

Ketika SR NAND latch digunakan diagram logika adalah sebagai berikut:

20
 The gated latch level-sensitif D-latch.

c. Menetapkan Output kepada Bagian Tidak Stabil

Menyatakan stabil dalam tabel aliran memiliki spesifik nilai output yang
berhubungan dengan mereka. Tidak stabil bagian memiliki nilai output yang tidak
ditentukan dinotasikan dengan tanda hubung. Perhatikan tabel aliran berikut (a):

Sekarang perhatikan transisi antara dua stabil bagian melalui keadaan yang tidak
stabil.
Kasus 1: Kedua bagian yang stabil memiliki 0 atau 1 output nilai.
Kasus 2: Bagian-bagian yang stabil memiliki output yang berbeda nilai (0 dan 1
atau 1 dan 0).
Nilai output yang benar yang harus ditetapkan untuk setiap bagian tercantum
dalam tabel (b) di atas.

2. Keadaan Pengurangan dan Tabel Aliran

Prosedur untuk mengurangi jumlah internal menyatakan dalam sebuah rangkaian
sekuensial asinkron menyerupai prosedur yang digunakan untuk sinkron sirkuit.
4.1 Implikasi Tabel
Prosedur bagian-pengurangan untuk sepenuhnya tabel bagian tertentu didasarkan
pada algoritma bahwa dua bagian dalam state table dapat dikombinasikan menjadi

21
satu jika mereka dapat ditunjukkan untuk menjadi setara. Ada saat dimana
sepasang bagian-bagian tidak
memiliki bagian-bagian berikutnya yang sama, tapi, tetap, menuju ke
bagian setara berikutnya. Cermati tabel berikut:

Present Next State Output

State x=0 x=1 x=0 x=1
a c b 0 1
b d a 0 1
c a d 1 0
d b d 1 0

(a, b) menyiratkan (c, d) dan (c, d) menyiratkan (a, b). Kedua pasang bagian
adalah setara; yaitu, a dan b yang setara dengan c dan d.

Pemeriksaan setiap pasangan menyatakan untuk kemungkinan kesetaraan dalam

tabel dengan sejumlah besar bagian dapat dilakukan secara sistematis dengan
menggunakan table implikasi. Ini adalah grafik yang terdiri dari
kotak, satu untuk setiap pasangan kemungkinan menyatakan, bahwa menyediakan
ruang untuk daftar apapun bagian yang mungkin tersirat.
Cermati table berikut :

Present Next State Output

State x=0 x=1 x=0 x=1
a D 6 0 0
b E a 0 0
c G f 0 1
d A d 1 0
e A d 1 0
f C b 0 0
g A e 1 0

Tabel Implikasinya adalah sebagai berikut :

22
Di sisi kiri sepanjang vertikal terdaftar semua bagian didefinisikan dalam tabel
bagian kecuali yang terakhir, dan di bagian bawah horizontal terdaftar semua
bagian kecuali yang terakhir.
Bagian-bagian yang tidak setara yang ditandai dengan a 'x' di alun-alun yang
sesuai, sedangkan mereka kesetaraan dicatat dengan '√'.
Beberapa kuadrat memiliki catatan bagian tersirat yang harus diteliti lebih lanjut
untuk menentukan apakah mereka setara atau tidak.
Prosedur mengisi kotak adalah sebagai berikut:
a. Tempat persilangan dalam persegi sesuai dengan sepasang output bagian yang
tidak sama untuk setiap masukan.
b. Masukkan dalam kotak sisa pasangan menyatakan yang tersirat oleh pasangan
bagian-bagian mewakili kotak. Kami melakukannya mulai dari kotak atas di
kolom kiri dan pergi ke bawah dan kemudian melanjutkan dengan di sebelah
kolom ke kanan.
c. Membuat melewati berturut-turut melalui meja menentukan apakah kotak
tambahan harus ditandai dengan 'x'. Sebuah persegi di tabel dicoret jika berisi
setidaknya satu pasangan tersirat yang tidak setara.
d. Akhirnya, semua kotak yang tidak memiliki silang dicatat dengan tanda
cek.Bagian yang setara adalah: (a, b), (d, e), (d, g), (e, g).

Kita sekarang menggabungkan pasang bagian ke dalam kelompok yang lebih

besar bagian setara. Tiga terakhir pasang bisa digabungkan menjadi satu set tiga
bagian yang setara (d, e, g) karena setiap salah satu bagian dalam kelompok
tersebut setara dengan dua lainnya. Partisi akhir bagian-bagian ini terdiri dari

23
bagian-bagian setara ditemukan dari tabel implikasi, bersama dengan semua sisa
bagian bagian di tabel bagian yang tidak setara dengan bagian bagian lain: (a, b)
(c) (d, e, g) (f)
Tabel penurunan:

Present Next State Output

State x=0 x=1 x=0 x=1
a D a 0 0
c D f 0 1
d A d 1 0
F C a 0 0

4 Penggabungan dari Tabel Aliran

Ada kesempatan jika tabel bagian untuk rangkaian sekuensial ditentukan tidak
sempurna. Bagian tertentu yang tidak lengkap dapat dikombinasikan untuk
mengurangi jumlah bagian-bagian dalam tabel aliran. Seperti bagian yang tidak
dapat disebut setara, tetapi sebaliknya mereka dikatakan kompatibel.
Proses yang harus diterapkan dalam rangka mencari kecocokan dari kelompok
compatibles untuk tujuan penggabungan tabel aliran dibagi menjadi tiga langkah:
a. Tentukan semua pasangan yang kompatibel dengan menggunakan tabel
implikasi.
b. Cari compatibles maksimal menggunakan merger diagram.
c. Cari koleksi minimal kompatibel yang mencakup semua bagian bagian dan
ditutup. Sekarang kita akan melanjutkan untuk menunjukkan dan menjelaskan

24
 tiga prosedural langkah menggunakan aliran table :

5 Kompatibel Pasangan
Dua bagian yang kompatibel jika dalam setiap kolom dari baris yang sesuai dalam
tabel aliran, mereka identik atau kompatibel bagian dan jika tidak ada konflik
dalam nilai-nilai output. Pasangan yang kompatibel (√) adalah: (a, b) (a, c) (a, d)
(b, e) (b, f) (c, d) (e, f)

5.2 Maksimal Kompatibel

Kompatibel maksimal adalah sekelompok compatibles yang berisi semua
kemungkinan kombinasi dari kompatibel bagian. The maksimal kompatibel dapat
diperoleh dari diagram merger:

25
 Diagram penggabungan usaha di atas diperoleh dari daftar
pasangan yang kompatibel berasal dari sebelumnya tabel implikasi. Sebuah baris
mewakili kompatibel pasangan. Sebuah segitiga merupakan kompatibel dengan
tiga bagian. Para compatibles maksimal adalah: (a, b) (a, c, d) (b, e, f) Dalam
kasus di mana suatu bagian tidak kompatibel ke bagian lain, terisolasi dot
mewakili bagian ini.

3. Race-Free State Assignments

Tujuan utama dalam memilih yang tepat biner tugas bagian adalah pencegahan ras
kritis. Race kritis dihindari ketika bagian antara yang transisi terjadi pada aliran
tabel diberikan berdekatan tugas. (Misalnya, 010 dan 111 adalah berdekatan).
Tidak ada race kritis dapat terjadi dalam tabel aliran dua-baris.
a. Tiga Row Arus Contoh Tabel
Berturut-turut ada transisi dari bagian ke bagian c dan dari bagian ke bagian
c.Informasi ini dipindahkan ke dalam diagram transisi:

26
Pada baris a terdapat transisi dari bagian a ke bagian c dan dari bagian a ke bagian
c. informasi ini dikirim menjadi diagram transisi:

Penugasan biner bagian dalam tabel transisi akan menyebabkan perlombaan kritis
selama transisi dari a ke c karena ada dua perubahan dalam biner variabel status.
Sebuah tugas race-free dapat diperoleh dengan menambahkan sebuah baris
tambahan untuk tabel aliran:

Penggunaan keempat baris tidak meningkattkan jumlah variabel state biner,

namun memungkinkan pembentukan siklus antara dua bagian yang stabil.
Tabel transisi yang dihasilkan ditunjukkan di bawah ini:

27
 Dua strip mewakili bagian tidak jelas dan dapat dianggap kondisi tidak peduli.
Namun, 10 tidak harus ditugaskan ke kotak ini untuk menghindari kondisi stabil
yang tidak diinginkan di baris keempat.

b. Empat Contoh Bagian Aliran Tabel

Sebuah meja mengalir dengan empat baris memerlukan minimal dua bagian
variabel. Pertimbangkan aliran berikut tabel dan diagram transisi yang sesuai:

Sebuah tugas bagian peta yang sesuai untuk setiap empat-baris tabel aliran
ditunjukkan di bawah ini:

Bagian a, b, c, dan d adalah bagian asli, dan e, f, dan g adalah bagian tambahan.
Tugas memastikan bahwa siklus dihasilkan sehingga hanya satu biner variabel
perubahan pada suatu waktu.

Dengan menggunakan penugasan yang diberikan oleh peta, yang empat-baris

tabel dapat diperluas ke baris tujuh tabel yang bebas dari ras kritis:

28
 4. Hazards
Hazards merupakan perubahan transisi yang tidak diingankan yang mungkin
muncul pada keluaran dari rangkaian karena jalur yang berbeda menunjukkan
penundaan propagasi yang berbeda.
Hazards terjadi di rangkaian kombinasi, dimana mereka dapat menyebabkan nilai
false-output sementara. Bila kondisi ini terjadi pada rangkaian sekuensial
asinkron, mungkin mengakibatkan transisi ke salah stabil bagian.
6.1 Hazards di Rangkaian Kombinasi
Rangkaian berikut mendemonstrasikan terjadinya hazards:

Asumsikan bahwa semua tiga input pada awalnya sama dengan 1.

Kemudian mempertimbangkan perubahan x2 dari 1 sampai 0. The output sesaat
dapat pergi ke 0 jika propagasi melalui inverter diperhitungkan.
sirkuit menerapkan fungsi Boolean di
sum-of-produk:

29
Y = x1x2 + x’2 x3
Jenis implementasi dapat menyebabkan output menjadi ke 0 padahal seharusnya
tetap menjadi 1. Hal ini dikenal sebagai hazards 1 statis:

Jika rangkaian diimplementasikan dalam produk-of-jumlah,

yaitu:
Y = (x1 + x’2)(x2 + x3)
Maka output sesaat dapat pergi ke 1 ketika harus tetap 0. Hal ini disebut sebagai 0
statis -hazards:

Jenis ketiga hazards, yang dikenal sebagai hazards dinamis menyebabkan

keluaran untuk mengubah 2 atau 3 kali ketika boleh berubah 1-0 atau 0 sampai 1:

6.2 Hazards pada Rangkaian Sekuensial

Pertimbangkan sekuensial asinkron berikut sirkuit:

Terjadinya Hazards dapat dideteksi dengan cara memeriksa peta sirkuit tertentu:

30
Y = x1x2 + x’2 x3
cara untuk menghilangkan hazards adalah dengan melampirkan dua minterms
pada pertanyaan yang bersangkutan dengan produk lain istilah yang tumpang
tindih kedua pengelompokan:

Y = x1 x2 + x’2 x3 +x1x3
Rangkaian Hazards-free adalah:

6.2 Hazards pada Rangkaian Sekuensial

Pertimbangan sekuensial asinkron berikut sirkuit:

31
Jika rangkaian memiliki jumlah yx1x2 = 111 daninput x2 changes dari 1 sampai 0,
dan selanjutnya total dari bagian seharusnya menjadi 110. Bagaimanapun juga,
sebab dari hazards, output Y menjadi 0.
Jika signal ini bernilai salah akan memberikan kembali menjadi gerbang 2
sebelum output dari membalikkan menjadi 1, output dari gerbang 2 menjadi sisa o
dan rangkaian menjadi perubahan menjadi total yang bagian 010.
Disini dapat dieliminasi dengan menambahkan penambahan gerbang.

6.3 Implementasi Dari SR Latches

Cara alternatif untuk menghindari bahaya statis adalah mewujudkan rangkaian
sekuensial asinkron dengan SR kait. Sebuah sinyal 0 sesaat diterapkan pada S atau
masukan R dari NOR latch tidak akan berpengaruh pada keadaan kait. Sebuah
sinyal 1 sesaat diterapkan pada S atau masukan R dari NAND latch akan tidak
berpengaruh pada keadaan kait. Pertimbangkan SR NAND latch dengan fungsi
Boolean untuk S dan R:
S = AB + CD
R = A’C
Karena ini adalah NAND latch kita harus menerapkan melengkapi nilai ke input:
S = (AB + CD)’ = (AB)’(CD)’
R = (A’C)’

Hasil dari implementasi dibawah ini:

32
Fungsi Boolean emberikan output Q menjadi:
Q = (Q’S’) = [Q’(AB’)(CD)’]
Fungsi di atas juga dapat dihasilkan dengan dua level gerbang NAND:

Jika output Q adalah sama dengan 1, maka Q "adalah sama dengan 0. Jika dua
dari tiga input pergi sebentar untuk 1, NAND gerbang yang terkait dengan output
Q akan tetap pada 1 karena Q 'dijaga pada 0.

6.4 Essential Hazards

Sebuah Hazards yang penting adalah hasil dari efek dari perubahan
variabel input tunggal mencapai salah satu Komentar jalur sebelum lain lintasan
umpan balik. Hazards esensial tidak dapat diperbaiki dengan menambahkan
gerbang berlebihan seperti dalam hazards statis. Mereka selalu dapat dihilangkan
dalam realisasi dengan penyisipan keterlambatan cukup di umpan balik jalan.
Fasilitas dalam melakukan hal ini terjadi hanya dengan pengalaman.

33
 BAB III
PENUTUP

III. 1 Kesimpulan

 Rangkaian yang keadaan logika keluarannya bergantung oleh keadaan

kombinasi logika masukan pada saat itu tetapi juga bergantung dari
keadaan logika masukan ataupun logika keluaran pada saat sebelumnya
disebut sebagai rangkaian sekuensial.
 Flip-flop adalah rangkaian elektronika yang memiliki dua kondisi stabil.
Keluaran flip-flop bertahan pada satu keadaan hingga terdapat pulsa
pemicu yang menyebabkan keluarannya berubah ke keadaan yang lain.
 Flip-flop S-R adalah sirkuit penyimpanan data yang dapat dibangun
menggunakan gerbang dasar. Menggunakan skema cross-coupling dengan
dua gerbang NOR yang dapat membentuk flip-flop Decoding adalah
proses mengubah beberapa kode (seperti biner, BCD, atau hex) menjadi
output aktif tunggal yang mewakili nilai numeriknya.
 Rangkaian gerbang sederhana, logika kombinasional, dan flip-flop SR
transparan disebut asinkron (tidak sinkron) karena output segera
merespons input perubahan. Sirkuit sinkron beroperasi secara berurutan,
dalam langkah, dengan input kontrol.
 D Flip-flop merupakan salah satu jenis Flip-flop yang dibangun dengan
menggunakan Flip-flop RS. Perbedaan dengan Flip-flop RS terletak pada
inputan R, pada D Flip-flop inputan R terlebih dahulu diberi gerbang
NOT. maka setiap masukan ke D FF ini akan memberi keadaan yang
berbeda pada input RS, dengan demikian hanya terdapat 2 keadaan “SET”
dan “RESET”  S=0 dan R=1 atau S=1 dan R=0, jadi dapat disi. Berikut
adalah gambar dari symbol dan data sheet D Flip – flop.
 JK flip-flop pada dasarnya adalah gated SR flip-flop dengan penambahan
rangkaian input clock yang mencegah kondisi output ilegal atau tidak sah
yang dapat terjadi ketika kedua input S dan R adalah sama dengan tingkat
logika “1”.

34
  Flip-flop JK Master-Slave merupakan suatu cara lain untuk menghindari
pemacuan. Flip-flop ini juga merupakan kombinasi dari 2 penahan yang
diatur oleh sinyal pendetak.

III. 2 Saran

Meskipun penulis menginginkan kesempurnaan dalam penyusunan makalah

ini akan tetapi pada kenyataannya masih banyak kekurangan yang perlu penulis
perbaiki. Oleh karena itu kritik dan saran yang membangun dari para pembaca
sangat penulis harapkan sebagai bahan evaluasi untuk kedepannya.

DAFTAR PUSTAKA

35
Setiyani, T.P.A., dan Suyanto, Y. 2019. Implementasi Reduksi
Keadaan Rangkaian Digital Sekuensial Metode

Bagan Implikasi. Jurnal Tekno. Vol. 16, No. 2: 23-24.

Prasetio, B.N., Maulana, R., dan Syauqy, D. 2017. Desain Sistem Digital
menggunakan FPGA dan VHDL: Teori dan Aplikasi. Malang: UB Press.

[2] Utami, Riefta Wahyu., Moch, Nur farida., Ayubi, Wildan AL., Novita, Ayu
Dewi., Antarnusa, Ganesha. 2020. “Pembuktian Tabel Kebenaran Pada
Percobaan Flip Flop SR Berdetak Dan Flip Flop D”.Prosiding seminar
nasional Pendidikan Fisika Untirta. Vol. 3 No.1. 330-335.

[3] Budiharto, Widodo, Firmansyah, Sigit. 2005. Elektronika Digital +

Mikroprosesor. Yogyakarta: Penerbit Andi.

[6] Mismail, B. 2011. Dasar Teknik Elektronika. Universitas Brawijaya

Press: Malang.

36
LAMPIRAN

37
38