JK Flip Flop

JK flip-flop pada dasarnya adalah gated SR flip-flop dengan penambahan rangkaian

input clock yang mencegah kondisi output ilegal atau tidak sah yang dapat terjadi ketika
kedua input S dan R adalah sama dengan tingkat logika “1”. Karena input clock tambahan
ini, JK flip-flop memiliki empat kemungkinan kombinasi input, "logika 1", "logika 0", "tidak
ada perubahan" dan "beralih". Simbol untuk JK flip flop mirip dengan SR Bistabil Latch
seperti yang terlihat pada tutorial sebelumnya kecuali untuk penambahan input clock

Gambar Rangkaian Dasar JK Flip-flop

Baik input S dan R dari SR bistabil sebelumnya sekarang telah digantikan oleh dua
input yang disebut input J dan K, masing-masing setelah penemunya Jack Kilby. Maka ini
setara dengan: J = S dan K = R. Dua 2-input gerbang AND gated SR bistabil kini telah
digantikan oleh dua 3-input gerbang NAND dengan input ketiga setiap gerbang terhubung ke
output di Q dan  . Kopling silang dari SR flip-flop ini memungkinkan kondisi S = “1” dan R
= “1” yang sebelumnya tidak valid digunakan untuk meJika rangkaian sekarang "SET" input
J dihambat oleh status "0"   melalui gerbang NAND yang lebih rendah. Jika rangkaian
"RESET" input K dihambat oleh status "0" Q melalui gerbang NAND atas. Karena Q dan   
selalu berbeda, kita dapat menggunakannya untuk mengontrol input. Ketika kedua input J dan
K sama dengan logika "1", JK flip flop berganti-ganti seperti yang ditunjukkan pada tabel
kebenaran berikut.nghasilkan “aksi sakelar” karena kedua input sekarang saling bertautan.
Tabel Kebenaran Fungsi JK Flip Flop

Kemudian JK flip-flop pada dasarnya adalah SR flip-flop dengan umpan balik yang
memungkinkan hanya satu dari dua terminal inputnya, baik SET atau RESET untuk aktif
pada satu waktu sehingga menghilangkan kondisi tidak valid yang terlihat sebelumnya dalam
rangkaian SR flip-flop. Juga ketika input J dan K berada pada level logika "1" pada saat yang
sama, dan input clock ber-pulsa "HIGH", rangkaian akan "beralih" dari status SET ke status
RESET, atau sebaliknya. Ini menghasilkan JK flip-flop bertindak lebih seperti toggle flip-
flop
tipe-T ketika kedua terminal "HIGH".

Meskipun rangkaian ini merupakan peningkatan pada SR flip-flop clocked, ia masih

mengalami masalah pengaturan waktu yang disebut "race" jika output Q berubah keadaan
sebelum pulsa timing input clock memiliki waktu untuk "OFF". Untuk menghindarinya,
periode waktu pulsa ( T ) harus dijaga sesingkat mungkin (frekuensi tinggi). Karena ini
kadang-kadang tidak mungkin dengan IC TTL modern, Master-Slave JK Flip-flop yang jauh
lebih baik dikembangkan.
1. Master Slave JK Flip-flop
Flip-flop JK Master-Slave merupakan suatu cara lain untuk menghindari pemacuan. Flip-
flop ini juga merupakan kombinasi dari 2 penahan yang diatur oleh sinyal pendetak. Flip-flop
Master-Slave dibangun agar kerja JK flip-flop lebih stabil yaitu dengan menggabungkan dua
buah JK flip-flop. Flip-flop pertama disebut Master dan flip-flop kedua disebut Slave. Master
merupakan flip-flop yang diatur oleh sinyal pendetak pada saat naik (positif), sedangkan
Slave merupakan flip-flop yang diatur oleh sinyal pendetak pada saat turun (negatif). Pada
saat sinyal detak berada pada kondisi naik, Master yang aktif dan Slave menjadi tidak aktif
dan sebaliknya pada saat sinyal detak pada kondisi turun, Master tidak aktif dan Slave aktif.
Mаѕtеr JK Flір-Flор tеrbuаt dari dua buаh SR Flір-Flор dіlеngkарі dengan dua buаh
gerbang AND. SR Flip-Flop terdiri dari 2 bagian yaitu master dan slave. Master berfungsi
untuk menerima data dari input, sementara slave berfungsi untuk mengeluarkan data di
output. Bеrdаѕаrkаn fungѕіnуа, mаѕtеr dаn ѕlаvе bekerja ѕесаrа bergantian, dimana gіlіrаn
dаrі mаѕtеr dаn ѕlаvе tersebut diatur оlеh fungѕі pengontrol waktu. Fungsi ini diletakkan oleh
input CLK yang diumpankan ke masing-masing gerbang AND pada SR Flip-Flop depan dan
belakang. Apabila CLK diberikan input”1”, maka gerbang AND pada master akan enable,
sehingga master akan menerima data input, dan slave akan tidak aktif. Sedangkan apabila
CLK diberikan input “0”, maka master akan tidak aktif, sedangkan gerbang AND pada slave
menjadi enable, dan slave akan memberikan respon pada output.
Dua input berlabel "J" dan "K" tidak disingkat huruf kata lain, seperti "S" untuk Set
dan "R" untuk Reset, tetapi mereka sendiri adalah huruf otonom yang dipilih oleh penemunya
Jack Kilby untuk membedakan desain flip-flop dari tipe lain. Operasi sekuensial JK flip-flop
persis sama dengan SR flip-flop sebelumnya dengan input “Set” dan “Reset” yang sama.
Perbedaan kali ini adalah bahwa "JK flip flop" tidak memiliki status input tidak valid atau
terlarang dari Pemicu SR bahkan ketika S dan R keduanya pada logika "1".
Master-slave flip-flop menghilangkan semua masalah waktu dengan menggunakan
dua SR flip-flop yang dihubungkan bersama dalam konfigurasi seri. Satu flip-flop bertindak
sebagai rangkaian "Master", yang memicu pada tepi utama (leading) pulsa clock sementara
yang lain bertindak sebagai rangkaian "Slave", yang memicu pada tepi jatuh (falling) pulsa
clock. Ini menghasilkan dua bagian, bagian master dan bagian slave yang diaktifkan selama
setengah siklus berlawanan dari sinyal clock.
Prinsip dasar dari Master Slave JK Flip-Flop
a. Jika clock bernilai rendah (0) maka flip-flop J-K master akan tidak aktif, tetapi karena
input clock flip-flop J-K slave merupakan komplemen dari clock flip-flop master maka
flip-flop slave menjadi aktif, dan outputnya mengikuti output flip-flop J-Kmaster.
b. Jika clock bernilai tinggi (1), flip-flop master aktif sehinga outputnya tergantung pada
input J dan K, pada sisi lain flip-flop slave menjadi tidak aktif karena clock pemicunya
bernilai rendah (0).
c. Pada saat sinyal detak berada pada tingkat tinggi, master-nya yang aktif dan slave-nya
tidak aktif.
d. Pada saat sinyal detak berada pada tingkat rendah, master-nya yang tidak aktif dan slave-
nya yang aktif.
e. Jika input J diberikan bersama-sama dengan tepi naik pulsa pemicu, flip-flop master akan
bekerja terlebih dahulu memantapkan inputnya selama munculnya tepi naik sampai clock
bernilai rendah (0).
f. Setelah clock bernilai rendah (0),flip-flop master akan tidak aktif dan flip-flop slave
bekerja menstransfer keadaan output flip-flop master ke output flip-flop slave yang
merupakan output flip-flop secara keseluruhan.
Master-Slave Flip-Flop pada dasarnya dua gated SR Flip-flop terhubung bersama-
sama dalam konfigurasi seri dengan slave memiliki clock pulsa terbalik. Output dari Q dan   
dari flip-flop "Slave" diumpankan kembali ke input "Master" dengan output dari "Master"
flip flop yang terhubung ke dua input dari flip-flop "Slave". Konfigurasi umpan balik ini dari
output slave ke input master memberikan toggle karakteristik JK flip-flop seperti yang
ditunjukkan di bawah ini.

Gambar Rangkaian Master-Slave JK Flip-flop

Sinyal input J dan K terhubung ke "master" SR flip-flop gated yang "mengunci"
kondisi input sedangkan input clock ( Clk ) adalah "HIGH" pada level logika "1". Karena
input clock dari "slave" flip-flop adalah kebalikan (komplemen) dari "master" input clock,
"slave" SR flip-flop tidak berganti. Output dari "master" flip-flop hanya "dilihat" oleh "slave"
flip-flop yang terjaga keamanannya ketika input clock masuk "LOW" ke level logika "0".
Ketika clock "LOW", output dari "master" flip-flop terkunci dan perubahan tambahan pada
inputnya diabaikan. Slave Flip-flop yang terjaga keamanannya sekarang merespons keadaan
inputnya yang dilewati oleh bagian Master. Kemudian pada transisi "Low-ke-High" dari
clock pulsa input dari "master" flip-flop diumpankan melalui input gated dari "slave" flip-
flop dan pada transisi "High-ke-Low" input yang sama tercermin pada output "slave" yang
membuat jenis flip-flop edge atau dipicu oleh pulsa. Kemudian, rangkaian menerima data
input ketika sinyal clock "HIGH", dan meneruskan data ke output di tepi-jatuh dari sinyal
clock. Dengan kata lain, Master-Slave JK Flip-flop adalah perangkat "Sinkron" karena hanya
melewatkan data dengan waktu sinyal clock.

Gambar Bentuk Gelombang dari JK Flip-Flop Master Slave

Tabel Kebenaran JK Master Slave Flip-Flop

2. Edge-triggered JK Flip-flop
Pada RS flip-flop, terdpat kondisi terlarang yaitu ketika masukan R dan S sama-sama bernilai
logika 1. Hal ini dapat diantisipasi dengan menggunakan rangkaian flip-flop berikut ini.

Gambar Rangkaian Flip-flop dengan Clock

Rangkaian ini disebut dengan rangkaian flip-flop dengan clock. Pada flip-flop ini, keluaran Q
diumpanbalikkan menjadi masukan sehingga gerbang AND untuk masing-masing J dan K
memiliki 3 (tiga) masukan. Meskipun diperbolehkan kedua masukan berlogika 1, nilai
keluaran yang dihasilkan terkadang berosilasi antara 0 dan 1. Untuk mengatasi ini,dilakukan
modifikasi pemicuan (trigger) pada JK flip-flop. Modifikasi pemicuan dapat dilakukan
dengan dua jenis, yaitu positive-edgetriggered dan negative-edge-triggered.

Gambar (a) Positive-edge triggered JK Flip-flop, dan (b) Negative-edge triggered JK Flip-
flop

Berikut contoh rangkaian positive-edge-triggered.

Gambar Rangkaian Positive-edge-triggered

Secara prinsip, kedua jenis pemicuan tersebut tidaklah berbeda, hanya berkebalikan
saja. Pada rangkaian positive-edge-triggered, flip-flop akan memproses masukan pada saat
sinyal clock berubah dari 0 ke 1. Pemrosesan masukan ini yang akan menghasilkan keluaran.
Keluaran akan berubah jika nilai masukan JK berubah pada saat terjadi perubahan clock dari
0 ke 1 berikutnya. Perubahan sinyal clock dari 1 ke 0 tidak memengaruhi kondisi JK flip-
flop.
 Tabel Kebenaran dai Positive-edge triggered JK Flip-flop

Gambar Timing Diagram dari Positive-edge triggered JK Flip-flop

Gambar Timing Diagram dari Positive-edge triggered JK Flip-flop

TTL 74LS73 adalah IC Dual JK flip-flop, yang berisi dua bistabil tipe JK individual
dalam satu chip yang memungkinkan flip-flop jepit tunggal atau master-slave dibuat. IC JK
flip-flop lainnya termasuk 74LS107 Dual JK flip-flop dengan clear, 74LS109 Dual-edge
triggered JK flip flop dan 74LS112 Dual-edge triggered flip-flop dengan baik preset dan
input yang jelas.