Flip - Flop

Adalah piranti elektronika yang mempunyai 2 keadaan output yang stabil, dimana
suatu rangkaian Flip-Flop dapat mempertahankan. satu keadaan biner dari 2
keadaan ( selama catu terpasang) sampai adanya sinyal input pemicu yang
membuatnya berganti keadaan.
NOR LATCH ( Penahan
Warning !!! Ingatlah sifat NOR
NOR )

Input
1

Output
Q

Keterangan

Reset

Set

NC

No Change

Race

Indeterminate

Sebagai permulaan (lihat tabel), asumsikan S=1 ; R=0.

Karena gate 2 memiliki satu input bernilai 1, maka Output
Q=0, yang memberikan kedua input gate 1 bernilai 0,
maka output Q=1. Jika S berganti 0. Output Q tetap
sama dengan keadaan sebelumnya yaitu 0 dan Output
Q tetap 1. Sama halnya untuk S=0 ; R=1, maka Q=0 dan
Q=1. Jika R berganti 0, output tetap sama dengan
Jika
S dansebelumnya.
R bernilai 1, kedua output Q dan
DILARA
keadaan

Q bernilai
0. ini dilarang karena Q dan Q NG
Keadaan
adalah komplemen

NAND LATCH ( Penahan

NAND )

Warning !!! Ingatlah sifat NAND

Input
1

Output
Q

Keterangan

Set

Reset

Race

NC

Indeterminate

No Change

Sebagai permulaan (lihat tabel), asumsikan S=1 ; R=0.

Karena gate 2 memiliki satu input bernilai 0, maka Output
Q=1, yang memberikan kedua input gate 1 bernilai 1,
maka output Q=0. Jika R berganti 1. Output Q tetap
sama dengan keadaan sebelumnya yaitu 1 dan Output
Q tetap 0. Sama halnya untuk S=0 ; R=1, maka Q=1 dan
Q=0. Jika S berganti 1, output tetap sama dengan keadaan
Jika
S dan R bernilai 0, kedua output Q dan
DILARA
sebelumnya.

Q bernilai
1. ini dilarang karena Q dan Q NG
Keadaan
adalah komplemen

RS Flipflop

Input

Output

Q
(t)

Q( t +1)

Indetermin
ate

Indetermin

Tabel disamping adalah tabel karakteristik dari RS FlipFlop. Notasi Q(t)=kondisi biner FF sebelum adanya CP,
dan dinyatakan dalam Present State. Kolom S&R = nilai
input yang mungkin. Q(t+1)=kondisi FF setelah diberikan
1 Clock Pulsa (Next State). CP TIDAK TERMASUK Tabel
Karakteristik.

00
SR

01
SR

11
SR

10
SR

0
Q

1
Q

BC
A

Q( t +1) = S + R . Q
S.R = 0

Input

Output
Q

Keterangan

CP

NC

Keadaan Awal

NC

Keadaan Awal

NC

Keadaan Awal

NC

Keadaan Awal

NC

Keadaan Awal

Reset

Set

Race
(Indeterminate)

Keadaan apapun,
sebelum diberikan
clock tidak akan
memberikan reaksi
keluaran pada Q dan
Q
Keadaan mengikuti
kondisi terakhir
sebelumnya

Jika Pr = Cr = 1, Maka kerja rangkaian

seperti terlihat pada tabel kebenaran SR
flip-flop yang diclock
Kondisi Pr = Cr = 0,
DIHINDARKAN !!!

INPUT
Cloc Clea
k
r

OUTPUT
Prese
t

Keterangan

Q(t+1)

Normal F-F

Clear

Preset

D Flipflop

Qt

Q(t+1)

Q(t+1) =
D

Disaat Preset dan Clear dalam

kondisi HIGH ( 1 )

Input

Output

Keterangan

CL
R

PR

CK

Clear

Preset

0
X

0
X

X
X

X
1

Race
NC

Indeterminate
No Change

J-K Flip-Flop
Merupakan perbaikan dari RS Flip-flop, dimana ketika input J dan K sama dengan 1, Flip
Flop berganti / beralih ke keadaan komplemennya, yaitu jika Q = 1, berganti ke Q = 0 dan
sebaliknya jika Q = 0, berganti ke Q = 1
Untuk
memasang
keluaran
dengan logika tertentu sebelum
pulsa masukan diterapkan, dapat
dilakukan dengan menggunakan 2
gerbang masukan ;
Preset (Pr) dan Clear (Cr)
Flip-flop dalam keadaan Preset ( Q = 1 dan Q = 0 ),
dengan mengatur masukan Preset (Pr) = 0 dan Clear
(Cr)
1.
Untuk= membersihkan
(Clear) flip-flop ( Q = 0 dan Q =
1 ), dengan mengatur masukan Preset (Pr) = 1 dan
Clear
0.
Preset(Cr)
dan= clear
= Aktif LOW, yaitu pada saat
preset rendah, keluaran Q akan berada pada logika 1,
dan sebaliknya
Saat keadaan flip-flop terbentuk, kedua masukan
langsung (Preset dan Clear) HARUS DIJAGA TETAP
PADA LOGIKA 1, sehingga flip-flop dapat menanggapi
pulsa berikutnya. Keadaan ini disebut sebagai keadaan
enable, yang memungkinkan flip-flop untuk berfungsi

Input
Clr

Pr

Cl

Keteranga
n

Clear

Preset

Race

1
Q(t)

Q(t+1)

Output

Indetermina
te
Normal
Clock

1
1

Kondisi pada
saat Preset dan
Clear keduanya
berlogika 1

T FlipFlop

Adalah Versi satu

input dari JK FF,
dimana input J dan K
disatukan
sebagai
input T (berasal dari
kemampuan
menTOGGLE
atau
mengkomplemen
keadaan) yang
Input
Output
Cl
r

Pr

Cl

Keteranga
n

Clear

Preset

Q(t)

Q(t+1)
1
1
0

Race

CLOC

K
No
1
Change
1

No

Indetermin
ate
..
Kondisi
pada saat
Preset dan
Clear
keduanya

MASTER SLAVE J-K FlipFlop

Pengertian J-K Master Slave
Flip-flop ini juga merupakan kombinasi dari 2 penahan yang
diatur oleh sinyal pendetak. Flip-flop Master-Slave dibangun agar
kerja JK flip-flop lebih stabil yaitu dengan menggabungkan dua
buah JK flip-flop. Flip-flop pertama disebut Master dan flip-flop
kedua disebut Slave. Master merupakan flip-flop yang diatur oleh
sinyal pendetak pada saat naik (positif), sedangkan Slave
merupakan flip-flop yang diatur oleh sinyal pendetak pada saat
turun (negatif). Pada saat sinyal detak berada pada kondisi naik,
Master yang aktif dan Slave menjadi tidak aktif dan sebaliknya
pada saat sinyal detak pada kondisi turun, Master tidak aktif dan
Slave aktif.
Kelebihan JK FF terhadap FF sebelumnya yaitu JK FF tidak
mempunyai kondisi terlarang artinya berapapun input yang
diberikan asal ada clock maka akan terjadi perubahan pada
output.

3
4

MASTER

7
8

SLAVE

Prinsip dasar dari Master Slave JK Flip-Flop

1. Jika clock bernilai rendah (0) maka flip-flop J-K master akan tidak aktif, tetapi karena
input clock flip-flop J-K slave merupakan komplemen dari clock flip-flop master maka
flip-flop slave menjadi aktif, dan outputnya mengikuti output flip-flop J-K master.
2. Jika clock bernilai tinggi (1), flip-flop master aktif sehinga outputnya tergantung pada
input J dan K, pada sisi lain flip-flop slave menjadi tidak aktif karena clock pemicunya
bernilai rendah (0).
3. Pada saat sinyal detak berada pada tingkat tinggi, master-nya yang aktif dan slavenya tidak aktif.
4. Pada saat sinyal detak berada pada tingkat rendah, master-nya yang tidak aktif dan
slave-nya yang aktif.
5. Jika input J diberikan bersama-sama dengan tepi naik pulsa pemicu, flip-flop master
akan bekerja terlebih dahulu memantapkan inputnya selama munculnya tepi naik
sampai clock bernilai rendah (0).
http://staff.unila.ac.id/junaidi/files/2013/06/FLIP-

Truth Table Untuk JK Flip-Flop Master

Slave
J

Clock

Q(n+1)

Keterang
an

Qn

Mengingat

Qn

Mengingat

Toggle

Berkebalik
an