Teori RS Flip-Flop

Elektronika, Logika Sekuensial

RS flip-flop , juga dikenal sebagai latch RS , dapat dianggap sebagai salah satu yang paling
dasar rangkaian logika sekuensial . Flip-flop sederhana ini pada dasarnya adalah perangkat
memori bistable satu bit yang memiliki dua input, satu yang akan "SET" perangkat (artinya output
= "1"), dan diberi label S dan yang lain yang akan "RESET" perangkat (berarti output = “0”),
diberi label R .

Rangkaian flip-flop RS gerbang dasar NAND memberikan umpan balik dari kedua outputnya
kembali ke input lawannya dan biasanya digunakan di rangkaian memori untuk menyimpan satu
bit data. Kemudian flip-flop RS benar-benar memiliki tiga input, Set , Reset dan arus output Q
berkaitan dengan keadaan atau riwayat arus

Flip Flop ini adalah elemen memory terkecil yang dapat menyimpan data sebesar 1 bit,yaitu 0
dan 1. Flip flop juga merupakan piranti yang memiliki dua keadaan stabil. Piranti ini akan tetap
bertahan pada salah satu keadaan itu sampai ada pemicu yang membuatnya berganti keadaan.
Gerbang NAND RS Flip-Flop

Cara termudah untuk membuat set bit dasar set-reset SR flip-flop adalah menghubungkan dua
pasang gerbang input NAND cross-coupled seperti yang ditunjukkan, untuk membentuk Set-
Reset Bistable yang juga dikenal sebagai LOW RS Gerbang NAND aktif. Latch , sehingga ada
umpan balik dari masing-masing keluaran ke salah satu input gerbang NAND lainnya .

Perangkat ini terdiri dari dua input, satu disebut Set , S dan yang lainnya disebut Reset , R
dengan dua output Q yang sesuai dan inversnya atau pelengkap Q (not-Q) seperti yang
ditunjukkan di bawah ini.

Gerbang NAND Positif RS Flip-flop

Serta menggunakan gerbang NAND , juga memungkinkan untuk membuat RS Flip-Flop satu bit
sederhana menggunakan dua gerbang NOR yang digabungkan dengan silang yang terhubung
dalam konfigurasi yang sama.

Rangkaian ini akan bekerja dengan cara yang mirip dengan rangkaian gerbang NAND di atas,
kecuali bahwa inputnya aktif TINGGI dan kondisi tidak valid ada saat kedua input berada pada
tingkat logika "1", dan ini ditunjukkan di bawah ini.
Gerbang NOR RS Flip-flop

Dasar RS Flip-flop

Keadaan Set

Perhatikan rangkaian yang ditunjukkan di atas. Jika input R berada pada level logika "0" (R = 0)
dan input S berada pada level logika "1" (S = 1), gerbang NAND Y memiliki paling sedikit satu
inputnya pada logika "0" oleh karena itu, outputnya Q harus berada pada tingkat logika "1"
(prinsip Gerbang NAND). Output Q juga dimasukkan kembali ke input "A" dan oleh karena itu
kedua input ke gerbang NAND X berada pada level logika "1", dan oleh karena itu output Q
harus berada pada level logika "0".

Sekali lagi prinsipal gerbang NAND . Jika input reset R berubah, dan naik ke logika "1" dengan S
tersisa TINGGI juga pada tingkat logika "1", input gerbang NAND Y sekarang adalah R = "1" dan
B = "0". Karena salah satu inputnya masih pada tingkat logika "0" output pada Q masih tetap
TINGGI pada level logika "1" dan tidak ada perubahan keadaan. Oleh karena itu, rangkaian flip-
flop dikatakan "Terkunci" atau "Set" dengan Q = "1" dan Q = "0".

Keadaan Reset

Dalam keadaan stabil kedua ini, Q berada pada tingkat logika "0", ( bukan Q = "0") output
terbalik pada Q berada pada tingkat logika "1", ( Q = "1"), dan diberikan oleh R = "1" dan S = "0".
Sebagai gerbang X memiliki salah satu inputnya pada logika "0" outputnya Q harus sama
dengan tingkat logika "1" (lagi prinsip gerbang NAND). Output Q diberi umpan balik untuk input
"B", jadi kedua input ke gerbang NAND Y berada pada logika "1", oleh karena itu, Q = "0".

Jika input yang diset, S sekarang berubah ke logika "1" dengan input R yang tersisa pada logika
"1", output Q masih tetap RENDAH pada tingkat logika "0" dan tidak ada perubahan keadaan.
Oleh karena itu, rangkaian flip-flop keadaan "Reset" juga telah terkunci dan kita dapat
menentukan tindakan "set/reset" ini di tabel kebenaran berikut.

Tabel Kebenaran untuk Fungsi Set-Reset

Keadaan S R Q Q Deskripsi
Set 1 0 0 1 Tetapkan Q »1
1 1 0 1 tidak ada perubahan
Reset 0 1 1 0 Reset Q »0
1 1 1 0 tidak ada perubahan
Tidak 0 0 1 1 Kondisi tidak valid
valid

Dapat dilihat bahwa ketika kedua input R = "1" dan S = "1" output Q dan Q dapat berada pada
tingkat logika "1" atau "0", tergantung pada keadaan input S atau R SEBELUM kondisi input
ini ada. Oleh karena itu kondisi R = S = “1” tidak mengubah keadaan output Q dan Q .

Namun, keadaan input R = "0" dan S = "0" adalah kondisi yang tidak diinginkan atau tidak benar
dan harus dihindari. Kondisi R = S = “0” menyebabkan kedua output Q dan Q menjadi TINGGI
bersama di tingkat logika “1” ketika kita biasanya ingin Q menjadi kebalikan dari Q .

Hasilnya adalah bahwa flip-flop kehilangan kontrol Q dan Q , dan jika dua input sekarang
diaktifkan "TINGGI" lagi setelah kondisi ini menjadi logika "1", flip-flop menjadi tidak stabil dan
beralih ke keadaan basis data yang tidak diketahui. pada ketidakseimbangan seperti yang
ditunjukkan pada diagram switching berikut.
Diagram Switching RS Flip-flop

Ketidakseimbangan ini dapat menyebabkan salah satu output beralih lebih cepat daripada yang
lainnya yang mengakibatkan flip-flop beralih ke satu keadaan atau yang lain yang mungkin
bukan keadaan yang dibutuhkan dan korupsi data akan ada. Kondisi yang tidak stabil ini
umumnya dikenal dengan status Meta-stable .

Kemudian, gerbang NAND sederhana RS flip-flop atau gerbang NAND RS latch dapat diatur
dengan menerapkan kondisi "0", (RENDAH) logika ke input Set dan reset lagi dengan kemudian
menerapkan logika "0" ke input Reset -nya . RS flip-flop dikatakan berada dalam kondisi "tidak
benar" (Meta-stable) jika kedua input set dan reset diaktifkan bersamaan.

Seperti yang telah kita lihat di atas, gerbang dasar NAND RS flip-flop memerlukan input "0"
logika untuk flip atau mengubah keadaan dari Q ke Q dan sebaliknya. Namun, kita dapat
mengubah rangkaian flip-flop dasar ini menjadi salah satu yang berubah oleh penerapan sinyal
input positif dengan penambahan dua gerbang NAND tambahan yang dihubungkan sebagai
inverter ke input R dan S seperti yang ditunjukkan.
Rangkaian Saklar Bouncing

Flip-flop yang dipicu tajam memerlukan transisi sinyal bersih yang bagus, dan satu penggunaan
praktis dari rangkaian set-reset tipe ini adalah sebagai kunci yang digunakan untuk membantu
menghilangkan saklar mekanis "pentalan".

saklar bouncing terjadi saat kontak dari saklar yang dioperasikan secara mekanis, tombol tekan
atau tombol dioperasikan dan kontak saklar internal tidak sepenuhnya tertutup dengan bersih,
namun terpental terlebih dahulu sebelum menutup (atau membuka) saat saklar ditekan. .

Hal ini menimbulkan serangkaian pulsa/dorongan individual yang bisa selama puluhan milidetik
sehingga sistem elektronik atau rangkaian seperti penghitung digital dapat dilihat sebagai
rangkaian pulsa logika, bukan satu pulsa tunggal yang panjang dan berperilaku tidak benar.

Rangkaian Saklar Bouncing RS Flip-Flop

Bergantung pada keadaan arus dari output, jika tombol set atau reset ditekan, output akan
berubah sesuai dengan cara yang dijelaskan di atas dan input tambahan yang tidak diinginkan
(pentalan) dari tindakan mekanis saklar tidak akan berpengaruh pada output pada Q .

Saat tombol lain ditekan, kontak pertama akan menyebabkan kait mengubah keadaan, namun
setiap tombol mekanis tambahan tidak akan berpengaruh. RS flip-flop kemudian dapat RESET
secara otomatis setelah jangka waktu yang singkat, misalnya 0,5 detik, sehingga dapat
mendaftarkan input berulang tambahan dan yang disengaja dari kontak saklar yang sama,
seperti beberapa input dari tombol "RETURN" keyboard.

Biasanya IC yang ada khusus dibuat untuk mengatasi masalah saklar bouncing adalah
MAX6816 , input tunggal, MAX6817 , dual input dan MAX6818 oktal input IC saklar bouncing.
Chip ini mengandung rangkaian flip-flop yang diperlukan untuk memberikan antarmuka saklar
mekanis yang bersih ke sistem digital.

Set-Reset kunci bistable juga dapat digunakan sebagai generator pulse Monostable (satu-shot)
untuk menghasilkan pulse keluaran tunggal, baik tinggi atau rendah, dari beberapa rentang
waktu atau waktu yang ditentukan untuk penentuan waktu atau pengendalian.

Gated atau Clocked RS Flip-Flop

Kadang-kadang juga diinginkan dalam rangkaian logika sekuensial untuk memiliki flip-flop
RS bistable yang hanya akan berubah bila kondisi tertentu terpenuhi terlepas dari kondisi input
Set atau Reset . Dengan menghubungkan gerbang 2-input AND secara seri dengan masing-
masing terminal input dari RS Flip-flop Gated RS Flip-flop dapat dibuat.

Masukan kondisional tambahan ini disebut "Enable" dan diberi awalan " EN ". Penambahan input
ini berarti bahwa output pada Q hanya berubah pada keadaan saat TINGGI dan oleh karena itu
dapat digunakan sebagai input clock (CLK) sehingga tingkat sensitif seperti ditunjukkan di bawah
ini.
 Gated RS Flip-flop

Ketika Enable input "EN" berada pada tingkat logika "0", output dari dua gerbang AND juga
berada pada tingkat logika "0", (Dasar Gerbang AND ) terlepas dari kondisi kedua input S dan R
, yang mengunci dua output Q dan Q ke dalam keadaan terakhir mereka yang diketahui. Bila
input "EN" berubah ke tingkat logika "1", rangkaian akan merespon sebagai flip-flop bistable
RS normal dengan dua gerbang AND menjadi transparan terhadap sinyal Set dan Reset.

Masukan pengaktifan tambahan ini juga dapat dihubungkan ke sinyal waktu jam (CLK) yang
menambahkan sinkronisasi waktu ke flip-flop yang menciptakan apa yang kadang-kadang
disebut " Clocked RS Flip-flop ". Jadi Gated Bistable RS Flip-flop beroperasi sebagai kait bistable
standar namun hasilnya hanya diaktifkan saat logika "1" diterapkan ke input EN -nya dan
dinonaktifkan dengan logika "0".