LAPORAN PRAKTIKUM

LABORATORIUM ELEKTRONIKA DIGITAL

FLIP – FLOP RS – JK

Disusun Oleh :
Nama : Faizal Rahmansyah
Nim : 20642018
Kelas/Kelompok : S1 – 4A / 8
Hari/Tanggal : Selasa, 22 Maret 2022

JURUSAN TEKNIK ELEKTRO

POLITEKNIK NEGERI SAMARINDA
2022

Laboratorium Elektronika digital – flip – flop

SR & JK i
 POLITEKNIK NEGERI SAMARINDA
JURUSAN TEKNIK ELEKTRO

LABORATORIUM Semester :
ELEKTRONIKA FLIP – FLOP IVWaktu : 4
DIGITAL RS – JK jam

I. TUJUAN PERCOBAAN
Dalam praktikum pada job Flip - Flop ini diharapkan:
- Memahami dan mengenal rangkaian dasar Flip – Flop RS dan JK
- Mengenal dan memahami cara kerja dari Flip – Flop RS dan JK
- Mengenal dan memahami perbedaan Flip – Flop RS dan JK

II. DASAR TEORI

Rangkaian logika dapat dibagi menjadi dua jenis, yaitu rangkaian
logika kombinasi dan rangkaian sekuensial. Perbedaan antara keduanya
adalah pada rangkaian logika kombinasi, logika keluaran rangkaian akan
tetap sama untuk logika masukkan yang sama. perbedaan itu , pada
rangkaian logika sekuensial , logika keluaran saat ini belum tentu sama
dengan logika keluaran saat lain walaupun keduanya mendapatkan logika
masukkan yang sama. hal ini terjadi karena pada rangkaian logika
kombinasi , logika keluaran juga digunakan kembali sebagai salah satu
masukkan.
Rangkaian dasar penyusun rangkaian logika sekuensial adalah flip-
flop (FF), yang prinsip dasarnya dapat diketahui dengan mempelajari
rangkaian pada Gambar 1. Dengan mempelaj ari aliran sinyal pada
Gambar 1 tampak bahwa jika masukan Al berlogika 0 atau LOW,
maka keluaran Q akan berlogika 1 atau HIGH. Selanjutnya karena
keluaran Q merukan umpan balik ke masukan A2, maka keluaran (>
menjadi berlogika 0, yang sesuai dengan logika masukan Al yang
terhubung dengannya. Logika sebaliknya pada tiap tiap titik akan terjadi
jika Al berlogika 1 atau HIGH.
Secara ringkas dapat dikatakan bahwa FF hanya berada pada salah
satu dari dua keaddan stabil, yaitu Q = 1 ((> = 0) atau Q = 0 ((> = 1).
Sehingga keadaan Q = (> tidak sesuai dengan keadaan di atas. Akan tetapi
Q = (> = 0 atau LOW masih digunakan untuk kondisi penyimpanan data,
sementara Q = (> = 1 atau HIGH tidak diinginkan.

Gambar 1 Prinsip Dasar Rangkaian Flip -Flop

Laboratorium Elektronika digital – flip – flop

SR & JK 1
 Pada prakteknya rangkaian FF sedikit lebih kompleks dibanding
rangkaian pada Gambar 1. Dan sebagaimana yang dijelaskan dalam
paragraph sebelumnya, rangkaian FF bekerja pada dua keadaan, yaitu
pemrosesan dan penyimpanan data. Kedua periode waktu tersebut
umumnya diatur oleh sederetan pulsa yang disebut sebagai pulsa clock
sebagaimana yang ditampilkan pada Gambar 2. Pada gambar tersebut
tampak bahwa pulsa clock terdiri dari logika 0 dan logika 1. Periode
logikal umumnya lebih pendek dibanding periode logika 0, atau duty cycle
pulsa lebih kecil daripada 50 %. Periode logika 1 digunakan untuk
pemrosesan atau perubahan data, sementara periode logika 0 digunakan
untuk penyimpanan data. Karena memerlukan pulsa clock, maka pada
rangkaian FF umumnya terdapat masukan clock (Ck).

Gambar 2 Pulsa Clock

Jenis FF yang paling sederhana adalah FF RS (Reset dan Set)

yang rangkaian dan tabel kebenarannya ditunjukkan pada Gambar 3.
FF RS dapat dibentuk dari empat gerbang NAND atau NOR. Notasi
Qn+ 1 pada tabel kebenaran menunjukkan logika keluaran yang
diperoleh berdasar kondisi masukan pada peride nT yang sebelumnya
menyimpan kondisi Qn. Sehingga dapat disimpulkakan bahwa jika
sebelumnya masukan S dan R bemilai 0, maka keluaran pada pulsa
berikutnya adalah logika keluaran saat Qn. Atau dengan kata lain,
tidak terdapat perubahan data. Selanjutnya jika nilai S dan R
berbeda, logika keluaran Qn+ 1 akan sesuai dengan nilai S pada
periode sebelumnya. Masukan R = S = 1 tidak dikehendaki. Ingat
bahwa kondisi pada Tabel dalam Gambar 3 hanya terj adi ketika Ck
berlogika HIGH (1).

Gambar 3 Rangkaian dan Tabel Kebenaran FF RS

Laboratorium Elektronika digital – flip – flop

SR & JK 2
 Untuk menyelesaikan permasalahn logika keluaran yang tidak
diperkenankan pada FF RS, dikembangkan FF JK yang merupakan
perbaikan dari FF RS. Rangkaian dan tabel kebenaran rangkaian JK
ditunjukkan pada Gambar 4. Jika FF RS dibentuk dari 4 buah gerbang
NAND 2 masukan, FF JK memerlukan dua gerbang NAND dengan 2
masukan dan dua gerbang NAND dengan 3 masukan. Dengan tabel
kebenaran yang serupa dengan tabel kebenaran FF RS, pada FF JK, nilai
masukan J=K = 1 akan menghasilkan nilai kebalikan dari Qn.

Gambar 4 Rangkian dan Tabel Kebenaran FF JK

III. ALAT DAN BAHAN

1. Modul Gerbang NAND 2 Masukkan

2. Mmodul Gerbang NAND3 Masukkan
3. Papan percobaan
4. Logic Probe
5. Multimeter
6. Catu Daya 5 Vlot

IV. Prosedur Percobaan

Pada percobaan ini akan digunakan modul percobaan digital
sebagai sarana untuk merealisasikan rangkaian digital. Praktikan
hendaknya melakukan beberapa hal berikut ini sebelum melakukan
praktikum
1. Pastikan semua alat dan bahan sudah disiapkan
2. Perhatikan data-sheet tiap-tiap IC yang digunakan pada
modul ini, amati setiap PIN pada IC tersebut (letak VCC,
GND, dan kaki input/output)

Laboratorium Elektronika digital – flip – flop

SR & JK 3
 3. Periksa catu daya sebelum diberikan terhadap rangkaian ,
sesuaikan dengan TTL yang dibutuhkan yaitu +5VDC.
Kerusakan komponen akibat tegangan yang tidak sesuai atau
akibat kesalahan letak inpu/output menjadi tanggung
praktikan.
4. Periksa pemasangan IC pada rangkaian dengan mengukur
kaki tegangan catu daya (+5V dan GND).
5. Periksa apakah TTL dan IC masih berfungsi dengan baik.
6. Periksa kabel-kabel dan konektor, gunakan multitester untuk
melakukannya.
7. Periksa LED keluaran

V. Percobaan RS dan JK FLIP – FLOP

1. Dengan menggunakan modul praktikum digital yang ada , buat

rangkaian FF RS pada Gambar 3.
2. Lakukan Percobaan sesuai dengan tabel kebenaran berkut:

Tabel. 1 Kebenaran percobaan FF RS

No. CLK Sn Rn Qn+1 Keterangan

1 0 0 0 0
2 0 1 0 0
3 0 0 1 0
4 0 1 1 0
5 1 0 0 0
6 1 1 0 1
7 1 0 1 0
Q = 1 dan
8 1 1 1 1
Q=1
9 1 0 0 1
10 1 1 0 1
11 1 0 1 0
Q = 1 dan
12 1 1 1 1
Q=1
13 1 0 0 1
14 1 1 0 1
15 1 0 1 0
Q = 1 dan
16 1 1 1 1
Q=1

Laboratorium Elektronika digital – flip – flop

SR & JK 4
 3. Jelaskan hasil percobaaan yang diperoleh dan berikan analisa.

Analisa dari percobaan Flip – Flop SR , yaitu:

Flip – flop SR merupakan jenis flip – flop yang paling sederhana.

Disebut sebagai SR dikarenakan flip – flop ini memiliki masukan Set
dan Reset yang mana flip – flop ini terdiri dari satu rangkaian bistabil
dan hanya dapat mengoperasikan satu bit bilangan biner. Berdasarkan
dari praktikum yang telah dilaksannakan,rangkaian percobaan Flip –
flop SR dengan menggunakan konfigurasi empat buah gerbang logika
NAND yang disusun saling menyilang , yakni output salah satu
gerbang NAND dihubungkan kebagian input gerbang NAND lainnya.
Dalam penyusunan FF – SR ini memanfaatkan clock sebagai inputnya
juga yang mana tujuannya periode logika 1 digunakan untuk
pemrosesan atau perubahan data, sementara periode logika 0
digunakan untuk penyimpannan data. Sehingga dalam percobaan kali
ini diperoleh hasil seperti pada tabel 1. Dari tabel tersebut dapat
disimpulkan bahwa apabila CLK masih dalam kondisi menyimpan data
atau masih berlogika 0 , maka tidak akan ada terjadi perubahan data,
seperti pada ditunjukkan di tabel kondisi Qn+1 masih tetap berlogika
0. Pada flip – flop dengan gerbang NAND dan kondisi CLK nya
berlogika 1, dan apabila kondisi S = 1 dan R = 0 , maka output Q akan
berlogika 1 , yang mana output dari Q ini akan masuk juga kebagian
input gerbang NAND yang kedua, sehingga ouput gerbang NAND
yang kedua akan menjadi 0, dan begitupun sebaliknya. Pada saat input
S = 0 dan R = 1, maka kondisi output Q akan berubah menjadi logika
1. Namun apabila kedua inputan S dan R diubah menjadi sama – sama
berlogika 1, maka output Q akan mengikuti kondisi sebelumnya atau Q
= 1 dan Q-not =1. Namun apabila pemberian input dari S dan R semua
berlogka 1 , hal ini menjadi kondisi terlarang atau not recomendet
dikarenakan pada pengaplikasiannya seperti pada sistem Bintang –
Segitiga.

Laboratorium Elektronika digital – flip – flop

SR & JK 5
 4. Lakukan percobaan dengan langkah yang sama untuk FF JK.

Tabel. 2 Kebenaran percobaan FF JK

No. CLK Jn Kn Qn+1

1 0 0 0 0
2 0 1 0 0
3 0 0 1 0
4 0 1 1 0
5 1 0 0 0
6 1 1 0 1
7 1 0 1 0
8 1 1 1 1
9 1 0 0 1
10 1 1 0 1
11 1 0 1 0
12 1 1 1 1
13 1 0 0 1
14 1 1 0 1
15 1 0 1 0
16 1 1 1 1

Analisa dari percobaan Flip – Flop JK , yaitu:

Flip – flop JK merupakan jenis flip – flop yang dimana tujuannya

adalah untuk menyelesaikan permasalahan logika keluaran yang tidak
diperkenankan pada flip – flop SR. Pada percobaan kali ini flip – flop
JK dibangun dengan menggunakan dua gerbang NAND dengan 2
masukkan dan dua gerbang NAND dengan 3 masukkan. Dalam
penyusunan FF – JK ini terdapat input J dan K yang berfungsi sebagai
input pengendali, dan selain itu memanfaatkan clock atau CLK
sebagai inputnya juga yang mana tujuannya periode logika 1
digunakan untuk pemrosesan atau perubahan data, sementara periode
logika 0 digunakan untuk penyimpannan data. Sehingga dalam tabel
kebenaran dari FF JK di atas dapat diperoleh kesimpulan bahwa
apabila CLK masih dalam kondisi menyimpan data atau masih
berlogika 0 , maka tidak akan ada terjadi perubahan data, seperti pada
ditunjukkan di tabel kondisi Qn+1 masih tetap berlogika 0. Jika J = 0

Laboratorium Elektronika digital – flip – flop

SR & JK 6
 dan K = 0, maka output Q akan tetap seperti keadaan semula walaupun
input CLK berubah – ubah.
Pada flip – flop JK apabila kondisi CLK nya berlogika 1, maka akan
terjadi perubahan yang mana jika J = 1 dan K = 0, maka output Q akan
di set (1) pada saat pulsa CLK input bergerak dari 1 ke 0. Jika J = 0
dan K = 1 , maka output Q akan reset (0) pada saat CLK input bergerak
dari 1 ke 0. Akan tetapi jika J = 1 dan K = 1, maka JK Flip – flop akan
berfungsi sebagai T – flip – flop yaitu output akan berubah jika CL
bergerak dari 1 ke 0, dan hal ini bisa dikatakan sebagai Toggle.

5. Berikan kesimpulan dari hasil perocbaan tersebut.

Kesimpulan:
Berdasarkan dari hasil praktikum pada job flip – flop SR dan JK ini
maka dapat disimpulkan bahwa:
- Praktikan sudah dapat memahami dan mengenal rangkaian
dasar dari flip – flip SR dan JK, yang mana penyusunan
rangkaian tersebut dengan mengunaakan gerbang logika
NAND baik 2 input maupun 3 inputan.
- Praktikan memahami dan mengenal perbedaan dan cara kerja
dari flip – flop SR dan JK, yang mana untuk prinsip kerjanya
hampir sama , akan tetapi dalam flip – flop JK
penyusunannya lebih kompleks dan dikembangkannya ini
dikarenakan flip – flop JK merupakan perbaikan dari flip –
flop SR. prinsip kerjanya disimpulkan:
Flip – flop SR:
- Ketika S = 0 dan R = 0 , maka Q akan berada pada
kondisi sebelumnya
- Ketika S = 0 dan R = 1 , maka Q akan berada pada
logika 0.
- Ketika S = 1 dan R = 0, maka Q akan berada pada
logika 1.
- Ketika S = 1 dan R = 1 , maka Q akan terdifinisi ( not
recomenndet ).

Flip – flop JK :
- Ketika J =1 dan K = 0 , maka Q akan set pada clock
yang pertama
- Ketika J = 0 dan K = 0 , maka Q akan berada pada
keadaan terakhir atau dalam kondisi menyimpan
- Ketika J = 0 dan K = 1 , maka Q akan reset pada

Laboratorium Elektronika digital – flip – flop

SR & JK 7
 clock yang pertama.
- Ketika J = 1 dan K = 1 , maka Q akan toggle.
Lampiran Praktikum

Gambar. 1 Rangkaian FF - SR

Gambar. 2 Rangkaian FF - JK

Laboratorium Elektronika digital – flip – flop

SR & JK 8