LAPORAN PRAKTIKUM ELEKTRONIKA DIGITAL LANJUT

RANGKAIAN SEKUENSIAL

OLEH

NAMA : Adisti Nastiti

NIM : 211344001

PROGRAM STUDI D4 TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO

POLITEKNIK NEGERI BANDUNG

2022-2023
 KETERANGAN

1. Kelompok :1
2. Judul Praktek : Rangkaian Sekuensial Sinkron
3. Tanggal Praktek : 18 November 2022
4. Tanggal Pengumpulan Laporan : 24 November 2022
5. Nama Praktikan : Adisti Nastiti
6. Nama Partner :-
7. Nama Dosen : 1. Ferry Satria, BSEE., M.T.
2. Rahmawati Hasanah, S.ST.,M.T.

POLITEKNIK NEGERI BANDUNG

2
 DAFTAR ISI

Ketarangan ………………………………………………………………
Daftar Isi ………………………………………………………………

I. Tujuan Praktikum …………………………………

II. Dasar Teori …………………………………
III. Alat Dan Bahan …………………………………
IV. Langkah Kerja ………………………………...
V. Tabel Praktikum ………………………………...
VI. Analisis Data ………………………………...
VII. Kesimpulan ………………………………..
VIII. Daftar Pustaka ………………………………..

POLITEKNIK NEGERI BANDUNG

3
I. MAKSUD DAN TUJUAN PERCOBAAN
1. Mahasiswa dapat memahami dan membuat rangkaian Moore dan Mealy
2. Mahasiswa dapat memahami karakteristik rangkaian Overlapping dan non
Overlapping
II. DASAR TEORI
Rangkaian sekuensial merupakan rangkaian yang kondisi outputnya dipengaruhi oleh
kondisi input dan keadaan output sebelumnya, atau dapat dikatakan juga rangkaian yang
bekerja berdasarkan urutan waktu. Rangkaian sekuensial ini mempunyai elemen
penyimpan atau memori.

Rangkaian Sekuensial Sinkron

Rangkaian sekuensial sinkron dilakukan secara serentak berdasarkan suatu clock tertentu.
Rangkaian ini dibuat menggunakan diagram Finite State Machine (FSM) atau mesin
keadaan terbatas. Rangkaian FSM tersusun atas bagian kombinasional dan bagian
sekuensial, model atau konsep FSM yang sering digunakan yaitu Mealy dan Moore.
a. Mealy
- Model Mealy yaitu rangkaian output dipengaruhi oleh 2 hal yaitu present state (state
mendatang) dan input
- Blok memori yaitu berisi rangkaian flip-flop, dapat berupa D-FF, JK-FF, SR-FF, dan
T-FF
- Blok sebelah kiri merupakan rangkaian pembentuk state mendatang (next state) yang
berupa rangkaian kombinasi dari gerbang logika
- Blok sebelah kiri merupakan rangkaian logika pembentuk output yang sama juga
berupa rangakian kombinasi dari gerbang logika
- Output dari rangkaian sinkron model Meanly, di pengaruhi oleh dua hal yaitu present
state dan variable input.

b. Moore
- Model Moore yaitu rangkaian output hanya dipengaruhi oleh present state (state
mendatang)
- Blok sebelah kiri merupakan rangkaian logika pembentuk next state yang berupa
gabungan dari gerbang logika
- Blok sebelah kanan merupakan rangkaian logika pembentuk output yang terdiri dari
gabungan gerbang dasar
- Blok tengah (memory) merupakan rangkaian flip-flop dapat berupa SR-FF, D-FF, JK-
FF, dan T-FF
- Output dari rangkaian sinkron model Moore, di pengaruhi hanya oleh satu hal yaitu
present state.

POLITEKNIK NEGERI BANDUNG

4
III. ALAT-ALAT YANG DIPERGUNAKAN
1. Project board
2. Resistor 330Ω
3. Multimeter Digital
4. Power Supply
5. IC 7474 (2 buah)
6. IC 7408 (1 buah)
7. IC 7432 (1 buah)
8. Rangkaian Clock
9. LED (4 buah)
10. Kabel Jumper

IV. LANGKAH KERJA DAN RANGKAIAN PERCOBAAN

1) Buatlah rangkaian dengan w = 101 maka z = 1 menggunakan JK-FF sisi turun
a) Moore Overlapping
b) Mealy Overlapping
c) Moore Non Overlapping
d) Mealy Non Overlapping
2) Buatlah rangkaian dengan w = 1001 maka z = 1 menggunakan D-FF sisi naik
a) Moore Overlapping
b) Mealy Overlapping
c) Moore Non Overlapping
d) Mealy Non Overlapping

POLITEKNIK NEGERI BANDUNG

5
 V. Gambar Rangkaian

1A. Moore Overlapping

State Diagram
W=0
W=1 W=1
A/Z=0 B/Z=0

W=0

W=0
D/Z=1 C/Z=0

W=1

Clock Cycle
State A B B C D A A B C D C D C D C
w 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0
z 0 0 0 0 0 1 0 0 0 0 1 0 1 0 1

State Table
Next
Present State State Output Z
W=0 W=1
A A B 0
B C B 0
C A D 0
D C B 1

POLITEKNIK NEGERI BANDUNG

6
State Assigned Table
Next State
Present State
W=0 W=1 Output Z
Q1 Q0
Q1 Q0 Q1 Q0
00 00 01 0
01 11 01 0
11 00 10 0
10 11 01 1

w=0 w=1

J0 K0 J1 K1 J0 K0 J1 K1

0 d 0 d 1 d 0 d

d 0 1 d d 0 0 d

d 1 d 1 d 1 d 0

1 d d 0 1 d d 1
K-Map dan Persamaan

Q1Q0 00 01 11 10
W

0 0 d d 1
1 1 d d 1

J0 = w + Q1’

Q1Q0 00 01 11 10
W

0 d 0 1 d
1 d 0 1 d

K0 = Q1

POLITEKNIK NEGERI BANDUNG

7
 Q1Q0 00 01 11 10
W

0 0 1 d d
1 0 0 d d

J1 = w’.Q0

Q1Q0 00 01 11 10
W

0 d d 1 0

1 d d 0 1

K1 = w’Q0 + wQ0’

Q1 0 1
Q0
0 0 0
1 1 0

Z = Q1Q0’
Gambar Rangkaian

POLITEKNIK NEGERI BANDUNG

8
 Timing Diagram

1B. Mealy Overlapping

State Diagram
0/0
1/0

A B 1/0

1/1
0/0
0/0

Clock Cycle
State A B B C B C A B C B C B C B C
w 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0
z 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0

State Table
Next State
Present Output Z
State W= 0 W=1
W=0 W=1
A A B 0 0
B C B 0 0
C A B 0 1

POLITEKNIK NEGERI BANDUNG

9
State Assigned Table

Present Next State

Output Z
State W= 0 W=1
Q1 Q0 Q1 Q0 Q1 Q0 W=0 W=1
00 00 01 0 0
01 11 01 0 0
11 00 01 0 1

w=0 w=1

J0 K0 J1 K1 J0 K0 J1 K1

0 d 0 d 1 d 0 d

d 0 1 d d 0 0 d

d 1 d 1 d 0 d 1

K-Map dan Persamaan

Q1Q0 00 01 11 10
W

0 0 d d d
1 1 d d d

J0 = W

Q1Q0 00 01 11 10
W

0 d 0 1 d
1 d 0 0 d

K0 = w’Q1

POLITEKNIK NEGERI BANDUNG

10
 Q1Q0 00 01 11 10
W

0 0 1 d d
1 0 0 d d

J1 = w’Q0

Q1Q0 00 01 11 10
W

0 d d 1 d
1 d d 1 d

K1 = 1

Q1Q0 00 01 11 10
W

0 0 0 0 0
1 0 0 1 D

Z= WQ1

Gambar Rangkaian

POLITEKNIK NEGERI BANDUNG

11
 Timing Diagram

1C. Moore Non Overlapping

State Diagram
W=0
W=1 W=1
A/Z=0 B/Z=0
W=0

W=0

D/Z=1 C/Z=0
W=1

State A B B C D A A B C D A B C D A
w 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0
z 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1

POLITEKNIK NEGERI BANDUNG

12
State Table
Next State Output
Present Z
State W= 0 W=1

A A B 0
B C B 0
C A D 0
D A B 1

State Assigned Table

Present Next State Output z

State W= 0 W=1
Q1 Q0 Q1 Q0 Q1 Q0
00 00 01 0
01 11 01 0
11 00 10 0
10 00 01 1

w=0 w=1

J0 K0 J1 K1 J0 K0 J1 K1

0 d 0 d 1 d 0 d

d 0 1 d d 0 0 d

d 1 d 1 d 1 d 0

0 d d 1 1 d d 1

POLITEKNIK NEGERI BANDUNG

13
Timing Diagram dan Persamaan

Q1Q0 00 01 11 10
W

0 0 d d d
1 1 d d d

J0 = W

Q1Q0 00 01 11 10
W

0 D 0 1 d
1 d 0 1 d

K0 = Q1

Q1Q0 00 01 11 10
W

0 0 1 d D
1 0 0 d d

J1 = w’Q0

Q1Q0 00 01 11 10
W

0 d d 1 1
1 d d 0 1

K1 = w’ + Q0’

POLITEKNIK NEGERI BANDUNG

14
 Q1Q0 0 1
W

0 0 0

1 1 0

Z = Q1Q0’

Gambar Rangkaian

Timing Diagram

POLITEKNIK NEGERI BANDUNG

15
 1D. Rangkaian Mealy Non Overlapping

State Diagram
0/0
1/0

A B 1/0

1/1
0/0
0/0

Clock Cycle

State A B B C A A A B C A A B C A A
w 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0
z 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0

State Table
Next State
Present Output Z
State W= 0 W=1
W=0 W=1
A A B 0 0
B C B 0 0
C C A 0 1

State Assigned Table

Present Next State

Output Z
State W= 0 W=1
Q1 Q0 Q1 Q0 Q1 Q0 W=0 W=1
00 00 01 0 0
01 11 01 0 0
11 11 00 0 1

POLITEKNIK NEGERI BANDUNG

16
 w=0 w=1

J0 K0 J1 K1 J0 K0 J1 K1

0 d 0 d 1 d 0 d

d 0 1 d d 0 0 d

d 0 d 0 d 1 d 1

K-Map dan Persamaan

Q1Q0 00 01 11 10
W

0 0 d d d
1 1 d d d

J0 = W

Q1Q0 00 01 11 10
W

0 d 0 0 d
1 d 0 1 d

K0 = wQ1

Q1Q0 00 01 11 10
W

0 0 1 d d
1 0 0 d d

J1 = w’Q0

POLITEKNIK NEGERI BANDUNG

17
 Q1Q0 00 01 11 10
W

0 d d 0 d
1 d d 1 d

K1 = w

Q1Q0 00 01 11 10
W

0 0 0 0 0
1 0 0 1 D

Z= WQ1
Gambar Rangkaian

Timing Diagram

POLITEKNIK NEGERI BANDUNG

18
 2A. Rangkaian Moore Overlapping

State Diagram
W=0
W=1 W=1
A/Z=0 B/Z=0

W=0
W=1

E/Z=1 D/Z=0 C/Z=0

W=1 W=0

W=0

State Table
Next
Present State State Output Z
W=0 W=1
A A B 0
B C B 0
C D B 0
D A E 0
E C B 1

State Assigned Table

Next State
Present State
W=0 W=1 Output Z
Q2 Q1 Q0 Q2 Q1 Q0
000 000 001 0
001 011 001 0
011 010 001 0
010 000 110 0
110 011 001 1

POLITEKNIK NEGERI BANDUNG

19
K-Map dan Persamaan

Q1Q0 00 01 11 10
WQ2

00 0 1 0 0
01 d d d 1

11 d d d 1

10 1 1 1 0

D0 = Q1’Q0 +wQ1’ + Q0 + Q2Q1

Q1Q0 00 01 11 10
WQ2

00 0 1 1 0
01 d 1 d d

11 d d d 0

10 0 0 0 1

D1 = w’Q0 + wQ2’Q1Q0’

Q1Q0 00 01 11 10
WQ2

00 0 0 0 0
01 d 0 d d

11 d d d 0

10 0 0 0 1

D2 = wQ2’Q1Q0’

POLITEKNIK NEGERI BANDUNG

20
 Q1Q0 00 01 11 10
Q2

0 0 1 1 0
1 d d d 1

Z = Q2

Gambar Rangkaian

Timing Diagram

POLITEKNIK NEGERI BANDUNG

21
 2B. Rangkaian Mealy Overlapping

State Diagram
0/0
1/0 1/0
A/Z=0 B/Z=0

0/0 0/0 1/0

D/Z=1 C/Z=0

0/0

State Table
Next Output z
Present State State
W=0 W=1 W=0 W=1
A A B 0 0
B C B 0 0
C D B 0 0
D A B 0 1

State Assigned Table

Present Next State

Output Z
State W= 0 W=1
Q2 Q1 Q0 Q2 Q1 Q0 W=0 W=1
000 000 001 0 0
001 011 001 0 0
011 010 001 0 0
010 000 001 0 1

POLITEKNIK NEGERI BANDUNG

22
K-Map dan Persamaan

Q1Q0 00 01 11 10
WQ2

00 0 1 0 0
01 d d d d

11 d d d d

10 1 1 1 1

D0 = Q1’Q0+w

Q1Q0 00 01 11 10
WQ2

00 0 1 1 0
01 d d d d

11 d d d d

10 0 0 0 0

D1 = W’Q0

Q1Q0 00 01 11 10
WQ2

00 0 0 0 0
01 d d d d

11 d d d d

10 0 0 0 0

POLITEKNIK NEGERI BANDUNG

23
 D2 = 0

Q1Q0 00 01 11 10
WQ2

00 0 0 0 0
01 d d d d

11 d d d d

10 0 0 0 1

Z = wQ1Q0’
Gambar Rangkaian

Timing Diagram

POLITEKNIK NEGERI BANDUNG

24
 2C. Rangkaian Moore Non Overlapping

State Diagram
W=0
W=1 W=1
A/Z=0 B/Z=0

W=0
W=0 W=1

E/Z=1 D/Z=0 C/Z=0

W=1 W=0

State Table
Next
Present State State Output Z
W=0 W=1
A A B 0
B C B 0
C D B 0
D A E 0
E A B 1

State Assigned Table

Next State
Present State
W=0 W=1 Output Z
Q2 Q1 Q0 Q2 Q1 Q0
000 000 001 0
001 011 001 0
011 010 001 0
010 000 110 0
110 000 001 1

POLITEKNIK NEGERI BANDUNG

25
K-Map dan Persamaan

Q1Q0 00 01 11 10
WQ2

00 0 1 0 0
01 d d d 0

11 d d d 1

10 1 1 1 0

D0 = Q1’Q0 +wQ2 + wQ1’ + wQ0 = Q1’Q0 +w( Q2 + Q1’ + Q0)

Q1Q0 00 01 11 10
WQ2

00 0 1 1 0
01 d d d 0

11 d d d 0

10 0 0 0 1

D1 = w’Q0 + wQ2’Q1Q0’

Q1Q0 00 01 11 10
WQ2

00 0 0 0 0
01 d 0 d d

11 d d d 0

10 0 0 0 1

D2 = wQ2’Q1Q0’

POLITEKNIK NEGERI BANDUNG

26
 Q1Q0 00 01 11 10
Q2

0 0 1 1 0
1 d d d 1

Z = Q2

Gambar Rangkaian

Timing Diagram

POLITEKNIK NEGERI BANDUNG

27
 2D. Rangkaian Mealy Overlapping

State Diagram
0/0
1/0 1/0
A/Z=0 B/Z=0

0/0 1/0 0/0 1/0

D/Z=1 C/Z=0

0/0

State Table
Next Output z
Present State State
W=0 W=1 W=0 W=1
A A B 0 0
B C B 0 0
C D B 0 0
D A A 0 1

State Assigned Table

Present Next State

Output Z
State W= 0 W=1
Q2 Q1 Q0 Q2 Q1 Q0 W=0 W=1
000 000 001 0 0
001 011 001 0 0
011 010 001 0 0
010 000 000 0 1

POLITEKNIK NEGERI BANDUNG

28
K-Map dan Persamaan

Q1Q0 00 01 11 10
WQ2

00 0 1 0 0
01 d d d d

11 d d d d

10 1 1 1 0

D0 = Q1’Q0+wQ1’ + wQ0

Q1Q0 00 01 11 10
WQ2

00 0 1 1 0
01 d d d d

11 d d d d

10 0 0 0 0

D1 = W’Q0

Q1Q0 00 01 11 10
WQ2

00 0 0 0 0
01 d d d d

11 d d d d

10 0 0 0 0

D2 = 0

POLITEKNIK NEGERI BANDUNG

29
 Q1Q0 00 01 11 10
WQ2

00 0 0 0 0
01 d d d d

11 d d d d

10 0 0 0 1

Z = wQ1Q0’
Gambar Rangkaian

Timing Diagram

POLITEKNIK NEGERI BANDUNG

30
VI. ANALISA DATA
Pada nomor satu yaitu rangkaian sekuensial pendeteksi w = 101, z = 1. Pada nomor A
dan C adalah rangkaian Moore Overlapping dan Non Overlapping yang didapat hasil
output z yang sesuai dengan teorinya. Q0 akan bernilai 1 saat w bernilai 1 , 10, dan
101. Q1 akan bernila i 1 pada saat w bernilai 0 dan sebelumnya bernilai 1. Sedangkan,
z akan bernilai 1 saat w bernilai 101 di clock selanjutnya. Karena overlapping, ketika
w bernilai 10101, akan di dapatkan z = 000101 dengan arti input yang sudah
digunakan sebelumnya bisa digunakan kembali. Lalu, ketika non overlapping, w
bernilai 10101, akan di dapatkan z = 000100 dengan arti input yang sudah digunakan
sebelumnya tidak bisa digunakan kembali. Nomor B dan D yaitu Mealy Overlapping
dan Non overlapping didapat hasil Q0 akan bernilai 1 saat w bernilai 1 , 10, dan 101.
Q1 akan bernila i 1 pada saat w bernilai 0 dan sebelumnya bernilai 1. Sedangkan, z
akan bernilai 1 saat w bernilai 101 di clock saat itu juga. Karena overlapping, ketika
w bernilai 10101, akan di dapatkan z = 00101 dengan arti input yang sudah digunakan
sebelumnya bisa digunakan kembali. Sebaliknya, saat non overlapping w bernilai
10101, akan di dapatkan z = 00100 dengan arti input yang sudah digunakan
sebelumnya tidak bisa digunakan kembali.

Percobaan nomor dua yaitu rangkaian sekuensial pendeteksi w = 1001, z =1. Pada
nomor A dan C yaitu rangkaian Moore Overlapping dan Non Overlapping yang
outputnya sesuai dengan teori. Q0 akan bernilai 1 saat w bernilai 1 , 10, 100, dan 101.
Q1 akan bernilai 1 atau pada saat w bernilai 0 atau 01 dan sebelumnya bernilai 1. Q2
bernilai sama dengan z. Di mana, z sendiri akan bernilai 1 saat w bernilai 1001 di
clock selanjutnya. Karena overlapping, ketika w bernilai 1001001, akan di dapatkan z
= 00001001 dengan arti input yang sudah digunakan sebelumnya bisa digunakan
kembali. Sebaliknya, saat non overlapping overlapping, w bernilai 1001001, akan di
dapatkan z = 00001000 dengan arti input yang sudah digunaka n sebelumnya tidak
bisa digunakan kembali.. Pada rangkaian Mealy Overlapping Q0 akan bernilai 1 saat
w bernilai 1 , 10, 100, dan 101. Q1 akan bernilai 1 atau pada saat w bernilai 0 atau 01
dan sebelumnya bernilai 1. Q2 akan selalu bernilai 1 dalam keadaan w apapun.
Sedangkan, z bernilai 1 saat w bernilai 1001 di clock saat itu juga . Karena
overlapping, ketika w bernilai 1001001, akan di dapatkan z = 0001001 dengan arti
input yang sudah digunakan sebelumnya bisa digunakan kembali dan ketika non
overlapping maka saat w bernilai 1001001, akan di dapatkan z = 0001000 dengan arti
input yang sudah digunakan sebelumnya tidak bisa digunakan kembali.

POLITEKNIK NEGERI BANDUNG

31
VII. KESIMPULAN
Dari pratikum yang telah dilakukan dapat disimpulkan bahwa:
1. Rangkaian Moore akan menghasilkan output z bernilai 1 pada clock
selanjutnya atau mengalami delay selama satu time.
2. Rangkaian Mealy akan menghasilkan output z secara langsung pada saat
yang bersamaan.
3. Rangkaian overlapping memiliki prinsip input yang sudah digunakan dapat
digunakan kembali, sebaliknya non – overlapping tidak bisa memakai
kembali input yang sudah digunakan.

VIII. DAFTAR PUSTAKA

[1] Stephen Brown, Zvonko Vranesic., “Fundamental of Digital Logic with
Verilog Design”, 3rd Edition, Mc Graw Hill
[2] Eko Didik Widianto, Sistem Digital: Analisis, Desain dan Implementasi,
Penerbit Graha Ilmu, Cetakan 1, 2014 (Bab 12)
http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik Widianto
(didik@live.undip.ac.id)

POLITEKNIK NEGERI BANDUNG

32