LAPORAN PRAKTIKUM RANGKAIAN TEKNIK DIGITAL

D
I
S
U
S
U
N
OLEH

NAMA : NAZ’WA RAZITA MARSYA

KELAS : TK-2D
NIM : 2105062050
Laporan Ke : IV (Tugas Laporan Modul 4)
Judul Laporan : D – Flip Flop

PROGRAM STUDI TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI MEDAN
2022/2023
 DAFTAR ISI

I. Tujuan ................................................................................................................... 3

II. Dasar Teori ........................................................................................................... 3

III. Peralatan dan Komponen .................................................................................... 4

IV. Langkah Kerja ..................................................................................................... 4

V. Diagram Rangkaian ............................................................................................. 5

VI. Tabel Pengamatan ................................................................................................ 7

VII. Rangkaian Percobaan .......................................................................................... 9

VIII. Analisis Data ....................................................................................................... 13

IX. Pertanyaan .......................................................................................................... 14

X. Jawaban .............................................................................................................. 14

XI. Kesimpulan ......................................................................................................... 16

 D – FLIP-FLOP

I. Tujuan

1. Mengamati cara kerja rangkaian D – FF yang dibangun dengan gate logika.

2. Membuktikan sifat-sifat suatu rangkaian D – FF yang menggunakan NAND dan
NOR gate.
3. Membuktikan sifat-sifat D – FF yang dibangun dengan rangkaian terpadu ( IC ).

II. Dasar Teori

Data ( D ) Flip-flop adalah salah satu dari tiga jenis FF. Flip-flop ini merupakan
pengembangan dari RS – FF. Simbol untuk menyatakan D – FF diperlihatkan pada gambar
– 13. Dalam hal ini hanya terdapat satu input data, yaitu D. Seperti terlihat pada gambar –
12, rangkaian ini dapat dibangun dari RS – FF CLOCKED.
Apabila dianalisa rangkaian tersebut diatas maka akan diperoleh bahwa output dari
D – FF akan selalu sama dengan inputnya bila mengalami transisi pulsa yang sesuai dengan
FF yang bersangkutan. Contoh D – FF yana dibangun dengan RS – FF CLOCKED
diperlihatkan pada Diagram Rangkaian gambar 12.
D –FF yang dibangun dengan NAND gate dan inverter (gambra 12a) akan aktif
pada saat mengalami transisi pulsa positif. Sedangkan bila dibangun dengan NOR gate dan
inverter, FF tersebut akan aktif jika mengalami transisi negatif (gambar 12b).
Sesungguhnya D – FF telah terdapat dalam rangkaian terpadu secara khusus
denagn beberapa tipe. Salah satu tipe D – FF dalam keluarga (famili) TTL adalah 7474 dan
7475. Di dalam satu kemasan (chip) terdapat dua atau lebih D – FF. Sebagian dari tipe flip-
flop tersebut mempunyai input seperti set dan reset. Tambahkan teorinya ambil dari buku
teori digital.
 III. Peralatan dan Komponen

4. Catu Daya 5V : 1 buah

5. Multimeter Analog : 1 buah
6. Multimeter Digital : 1 buah
7. Proto Board : 1 buah
8. Resitor 220 Ohm : 1 buah
7. Dioda LED : 1 buah
8. Rangkaian Terpadu (IC) 7400 : 1 buah
7402 : 1 buah
7404 : 1 buah
7474 : 1 buah
7475 : 1 buah
9. Kabel Penghubung : Secukupnya

IV. Langkah Kerja

9. Buat rangkaian seperti gambar 12 - a.

10. Hidupkan Catu Daya dan memberikan input sesuai dengan Tabel
Pengamatan

11. Amati keadaan output untuk setiap keadaan input dan mencatat hasil
pengamatan pada Tabel Pengamatan.

12. Lakukan prosedur yang sama untuk gambar 12 - b

13. Ulangi prosedur yang sama untuk gambar 13 - a dengan menggunakan

IC tipe 7474 dan gambar 13- b dengan menggunakan IC 7475
 V. Diagram Rangkaian

5V

14

D R
Q

CLK

(a)

Diagram Rangkaian D – FF NOR Gate menggunakan IC SH74LS02N

5V

14

D R
Q

CLK

(b)
Gambar 12
 5V

PR

PR R

D
R
CLK
CLK CLR

CLR

(a)

5V

R
D

(b) Gambar 13
 VI. Tabel Pengamatan

Gambar 12-a

_
D CLK Q Q

0 1
0 0

0 1 0 1

1 0 1 0

1 1 1 0

Gambar 12-b

_
D CLK Q Q

0 0 1 0

0 1 1 0

1 0 0 1

1 1 0 1
Gambar 13-a

Input Output
_
Preset Clear D CLK Q Q
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 0 1 1
0 0 1 1 1 1
0 1 0 0 1 0
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 1 0 1
1 0 1 0 0 1
1 0 1 1 0 1
1 1 0 0 0 1
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0

Gambar 13-b

Input Output
_
D G Q Q
0 0 0 1
0 1 0 1
1 0 0 1
1 1 1 0
VI. Rangkain Percobaan

 Gambar Rangkaian 12(a) D-FF NAND GATE

 Gambar Rangkaian 12(b) D-FF NOR GATE
 Gambar Rangkaian 13 (a) IC 7474
  Gambar Rangkaian 13 (b) IC 7475

VII. Analisa Data

 D-ff yang dibangun oleh gerbang NAND gate seperti yang terlihat pada gambar 12(a) akan aktif
pada saat mengalami transisi pulsa positif pada saat kita masukkan input seperti yang terlihat pada
tabel 12(a), maka hasil outputnya akan;
D=0 clk=0 maka Q=1 𝑄1=0 D=0 clk=1 maka Q=0
𝑄1=1 D=1 clk=0 maka Q=1 𝑄1=0 D=1 clk=1 maka Q=1
𝑄1=1
Dari tabel pengamatan tersebut, terlihat bahwa data flip-flop(D-FF) merupakan dasar pembuatan
digital 1 bit
 D-ff yang dibangun oleh gerbang NOR gate seperti terlihat pada gambar 12(b), akan aktif pada
saat mengalami transisi pulsa negatif.Pada saat kita maukkan input seperti yang terlihat pada
tabel 12(b), maka hasil outputnya akan:
D=0 clk=0 maka Q=1 𝑄1=0 D=0 clk=1 maka Q=1
𝑄1=0 D=1 clk=0 maka Q=0 𝑄1=1 D=1 clk=1 maka Q=0
𝑄1=1
 D-ff pada gambar 13(a) dibangun oleh salah satu tipe D-ff dalam keluarga (family) TTL 7474.
Pada rangkaian ini input yang diberikanberupa preset,clear,D dan clock.Jika kita memasukkan
input sesuaiyang tertera pada tabel 13(a) maka kita akan peroleh hasil Q dan
𝑄1 nya.
 D-ff pada gambar 13(b) dibangun oleh salah satu tipe D-ff dalam keluarga (family) TTL7475.
Pada rangkaian ini input yang diberikanberupa D dan G atau clock saja berbeda dengan TTL
7474 yang memiliki preset dan clear. Jika kita memasukkan input sesuai yang tertera pada
tabel 13 (b) maka kita peroleh hasil Q dan 𝑄1nya.
 D=0 G=0 maka Q=0 𝑄1=1
 D=0 G=1 maka Q=0 𝑄1=1
 D=0 G=0 maka Q=0 𝑄1=1
 D=0 G=1 maka Q=1 𝑄1=0

10
VIII. Pertanyaan

1. Berdasarkan hasil pengmatan, jelaskan perbedaan gambar 12 – a dengan gambar 12

– b.
2. Jelaskan perbedaan hasil pengamatan IC 7474 dengan IC 7475.
3. Bagaimanakah keadaan output FF saat pulsa berubah dari ”1” ke keadaan ”0” pada
gambar 12 – a ?
4. Buatlah Diagram Waktu untuk menyatakan operasi logika dari ketiga jenis D – FF
tersebut.

IX. JAWABAN

1. Perbedaan dari rangkaian gambar 12(a) dengan gambar 12(b) terletak pada gate
pembangunnya serta pada keluaran Q uotputnya.Pada gambar 12(a) menggunakan
NAND gate sebagai pembangunnya,sedangkan pada gambar 12
(b) menggunakan NOR gate sebagai pembangunnya.Serta pada gambar 12 (a)
keluaran Q nya berada di atas dan Q’ nya berada dibawah,sedangkan pada gambar
12(b) keluran Q berada dibawah dan Q’ berada di atas.Sehingga hasil keluaran
atau output pada kedua rangkaian ini berbeda.

2. Perbedaan pada IC 7474 dengan 7475 yaitu pada IC 7474 memilik PRESET dan
CLEAR sedangkan pada IC 7475 tidak memilikinya.

3. Keadaan output saat pulsa berubah dari “1” ke “0” pada gambar 12(a) ialah
Outputnya akan berkebalikan dari output sebelumnya yaitu Q = 0 dan Q’= 1
menjadi Q = 1 dan Q’= 0.

11
 4. Diagram Waktu :

12
X. KESIMPULAN
LAPORAN PRAKTIKUM RANGKAIAN TEKNIK DIGITAL
D
I
S
U
S
U
N
OLEH

NAMA : NAZ’WA RAZITA MARSYA

KELAS : TK-2D
NIM : 2105062050
Laporan Ke : IV (Tugas Laporan Modul 4)
Judul Laporan : RS-FF (Flip Flop)

PROGRAM STUDI TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI MEDAN
2022/2023
 DAFTAR ISI

I. Tujuan....................................................................................................3

II. Dasar Teori ................................................................................................ 3

III. Peralatan dan Komponen .......................................................................... 4

IV. Langkah Kerja ........................................................................................... 5

V. Diagram Rangkaian................................................................................... 5

VI. Analisis Data ............................................................................................... 7

VII. Tabel Pengamatan ...................................................................................... 8

VIII. Pertanyaan ................................................................................................. 8

IX. Jawaban ..................................................................................................... 8

X. Kesimpulan...................................................................................................9

RS – FF ( FLIP – FLOP )
 I. Tujuan

1. Membangun dan mengamati operasi dari SR-FF NAND gate dan SR-FF NOR gate.
2. Membuktikan fumgsi operasi dari SR-FF.

II. Dasar Teori

Flip-flop (FF) adalah suatu rangkaian logika yang mempunyai sifat memori dimana
outputnya selain dipengaruhi oleh input-inputnya juga ditentukan oleh keadaan logika output
sebelumnya. Oleh karena sifat memori ini, hampir setiap sistem digital mengggunakan FF.
Reset-Set (RS) – FF adalah rangkaian memori dasar yang mempunyai dua output yang
berlawanan yaitu: Q dan Q. Flip-flop ini dapat dibangun dengan NAND gate dan NOR gate
seperti gambar -9

Gambar - 9

Operasi logika dari RS-FF NAND gate dapat dinyatakan seperti berikut ini. Output
dari RS-FF yang dibangun dengan NAND gate akan berlogika 1 bila S = 1 dan R = 0, sebaliknya
bila S = 0 dan R = 1 maka output akan berlogika 0. Akan tetapi pada saat S = R = 0, maka
output dapat berada dalam salah satu dari keadaan logika ”0” atau ”1” sehingga disebut keadaan
tak menentu. Bila S = R = 1 maka output tidak akan berubah atau sama dengan keadaan
sebelumnya, keadaan inilah yang disebut keadaan memori dari flip-flop.
RS-FF yang dibangun dengan NOR gate akan diperoleh keadaan operasi logika output
yang berbeda. Output akan berlogika ”0” saat S = 1; R = 0, dan akan berlogika ”0” saat S = 0;
R = 1. Apabila S = R = 0 maka output maka output keadaan tak menentu. Sedangkan bila S =
R = 1 maka keadaan output sama dengan keadaan sebelumnya atau memori.
Dari uraian di atas maka jelas perbedaan operasi logika yang dihasilkan dari kedua
rangkaain flip-flop tersebut. Hal ini diperlihatkan pada tabel kebenaran rangkaian tersebut
berikut ini.

RS-FF NAND GATE RS-FF NOR GATE

Input Outp Input Outp
ut ut
S R Q S R Q
0 0 A 0 0 M
0 1 1 0 1 0
1 0 0 1 0 1
1 1 M 1 1 A

Catatan : A = Ambigous
M = Memory

III. Peralatan dan Komponen

3. Catu Daya 5V : 1 buah

4. Multimeter Analog : 1 buah
5. Multimeter Digital : 1 buah
6. Proto Board : 1 buah
7. Resitor 220 Ohm : 1 buah
7. Dioda LED : 1 buah
8. Rangkaian Terpadu (IC) 7400 : 1 buah
7402 : 1 buah
9. Kabel Penghubung : Secukupnya
 IV. Langkah Kerja

1. Catu daya dalam keadaan mati, buat rangkaian seperti Diagram Rangkaian
gambar – 10(a)

2. Berikan data input sesuai dengan Tabel Pengamatan

3. Amati keadaan output dan mencatat pada tabel pengamatan.

4. Lakukan prosedur yang sama untuk diagram rangkaian gambar – 10(b)

5. Buka rangkaian dan kembalikan peralatan dan komponen.

V. Diagram Rangkaian
 NAND GATE

5V
Vcc

220 Ω
S

Vo
220 Ω

R
Vo

(a)
 NOR GATE

5V
Vcc

R
S Q

Vo
R

R Q
Vo

(b)

Gambar 10
VI. ANALISIS DATA

 Gambar Rangkaian

Rangkaian 10(a)

Rangkaian 10(b)
 VII. Tabel Pengamatan

Tabel Pengamatan NAND dan NOR

S R
0 0
0 1
1 0
1 1
NAND NOR
Q Q Q Q
1 1 0 1
1 0 0 1
0 1 1 0
0 1 0 0

VIII. Tugas / Pertanyaan

1. Apakah perbedaan RS – FF NOR gate dengan RS – FF NAND gate berdasarkan

hasilpengamatan?
2. Kapankah terjadi memori, ambigous dari kedua FF tersebut
3. Kapankah terjadi keadaan ambigous dari kedua FF tersebut
4. Dapatkah RS – FF dibangun dengan gate yang
lain?Jelaskan!
5. Bandingkan hasil pengamatan dengan hasil teoritis!

IX. JAWABAN

1. RS-FF NOR dengan menggunakan 2 buah NOR gate yang akan

menghasilkan nilai output 1 pada Q jika salah satu inputnya berlogika 1.
Sedangkan RS-FF NAND, output Q dan Q’ akan sama-sama berlogika 1
jikainput S dan R berlogika 0.
2. bila S=R=1, maka output tidak akan kembali

3. output RS-FF NAND gate akan berlogika 1 bila S= 1 dan R= 0,sebaliknya

bila S= 0 dan R= 1 maka output berlogika 0. Akan Tetapi saat S=R=0
maka output akan berada pada logika '0' atau 1

4. dapat, karena setiap FF mempunyai sifat memory dimana

Output nya selalu dipengaruhi oleh input nya juga ditentukan
Oleh keadaan logika output sebelum nya.

5. Setelah melakukan percobaan ini, perbandingan pengamatan dan hasilteoritis

terletak pada pengamatan LED tidak jelas perubahan balik kegagalan.
Sedangkan secara teori dengan menggunakan aplikasi sangat jelas perubahan
pada outputnya.

X. KESIMPULAN
 LAPORAN PRAKTIKUM RANGKAIAN TEKNIK DIGITAL
D
I
S
U
S
U
N
OLEH

NAMA : NAZ’WA RAZITA MARSYA

KELAS : TK-2D
NIM : 2105062050
Laporan Ke : IV (Tugas Laporan Modul 4)
Judul Laporan : JK- Flip Flop

PROGRAM STUDI TEKNIK TELEKOMUNIKASI

JURUSAN TEKNIK ELEKTRO
POLITEKNIK NEGERI MEDAN
2022/2023
 DAFTAR ISI

I. Tujuan...............................................................................................................3

II. Dasar Teori ........................................................................................................... 3

III. Peralatan dan Komponen ..................................................................................... 4

IV. Langkah Kerja ...................................................................................................... 4

V. Diagram Rangkaian .............................................................................................. 4

VI. Tabel Pengamatan ................................................................................................. 7

VII. Analisis Data......................................................................................................... 13

VIII. Pertanyaan .......................................................................................................... 13

IX. Jawaban .............................................................................................................. 13

X. Kesimpulan............................................................................................................17
 JK - FF

I. Tujuan

1. Membuktikan sifat-sifat dan mengamati cara kerja rangkaian JK – FF yang

dibangun dengan gerbang-gerbang dasar.
2. Membuktikan sifat-sifat rangkaian JK - FF yang dibangun dengan rangkaian
terpadu ( IC ).

II. Dasar Teori

Jenis lain dari flip-flop adalah JK – FF. Input-input J dan K dari JK – FF mengontrol
keadaan output FF denagan cara yang sama seperti S dan R dari RS – FF. Kecuali bahwa
pada keadaan J = K = 1 tidak menghasilkan keadaan tak menentu melainkan keadaan yang
berlawanan dengan keadaan sebelumnya bila terjadi transisi CK yang sesuai. Keadaan
seperti ini dikatakan terjadinya operasi toggle.
Seperti halnya D – FF, flip-flop ini juga mempunyai input asinkron seperti Set dan
Reset ( Clear ). JK – FF dapat dibangun dengan gate-gate logika, walaupun sebenarnya telah
ada yang terdapat dalam rangkaian terpadu (IC).
Apabila dianalisa berdasarkan operasinya, JK – FF dapat dimodifikasi sehingga
diperoleh D – FF. Selanjutnya berdasarkan uraian pada bagian sebelumnya, dapat dikatakan
bahwa JK – FF lebih baik dari RS – FF karena dalam hal ini tidak terdapat keadaan tak
menentu. Oleh karena itu JK – FF penggunaanya lebih luas dari RS – FF dalam sistem-
sistem digital. Tambahkan teorinya dari buku teknik digital.
 III. Peralatan dan Komponen

3. Catu Daya 5V : 1 buah

4. Generator Pulsa : 1 buah
5. Multimeter Analog : 1 buah
6. Multimeter Digital : 1 buah
7. Proto Board : 1 buah
7. Dioda LED : 1 buah
8. Rangkaian Terpadu (IC) 7400 : 1 buah
7408 : 1 buah
7472 : 1 buah
7476 : 1 buah
9. Kabel Penghubung : Secukupnya

IV. Langkah Kerja

8. Buat rangkaian seperti Gambar 14.

9. Hidupkan Catu Daya dan generator pulsa.

10. Berikan input J, K dan kemudian pulsa CLK sesuai dengan Tabel
Pengamatan.

11. Amati keadaan output untuk setiap keadaan input dan catat hasil
pengamatan pada Tabel Pengamatan.

12. Buat rangkaain seperti Gambar 15- a

13. Berikan data input sesuai dengan tabel pengamatan.

14. Amati keadaan output untuk setiap pemberian input.

15. Buat rangkaian seperti Gambar 15-b, kemudian ulangi langkah (6) dan
(7).
 V. Diagram Rangkaian

5V

J
Q

CLK

Gambar 14
 5V

CLR

CLR
J Q
J

CLK
CLK
K Q
K PR

PRS

(a)
 5V

CLR

CLR
J Q
J

CLK
CLK
K Q
K PR

PR

(b)
Gambar 15
VI. Tabel Pengamatan

Gambar 14 JK – FF

Input Output
_
J K CLK Q Q
0 0 0 Uncange Uncange
0 0 1 Uncange Uncange
0 1 0 0 1
0 1 1 0 1
1 0 0 1 0
1 0 1 1 0
1 1 0 Toggle Toggle
1 1 1 1 1
 Gambar 15-a IC 7472 Gambar 15-b IC 7476

Inp Output Inp Output

ut ut
_ _
P
P C C C C
R L L R L L
R K R K
0 0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 1
0 0 0 1 0 0 0 0 1 0
0 0 0 1 1 0 0 0 1 1
0 0 1 0 0 0 0 1 0 0
0 0 1 0 1 0 0 1 0 1
0 0 1 1 0 0 0 1 1 0
0 0 1 1 1 0 0 1 1 1
0 1 0 0 0 0 1 0 0 0
0 1 0 0 1 0 1 0 0 1
0 1 0 1 0 0 1 0 1 0
0 1 0 1 1 0 1 0 1 1
0 1 1 0 0 0 1 1 0 0
0 1 1 0 1 0 1 1 0 1
0 1 1 1 0 0 1 1 1 0
0 1 1 1 1 0 1 1 1 1
1 0 0 0 0 1 0 0 0 0
1 0 0 0 1 1 0 0 0 1
1 0 0 1 0 1 0 0 1 0
1 0 0 1 1 1 0 0 1 1
1 0 1 0 0 1 0 1 0 0
1 0 1 0 1 1 0 1 0 1
1 0 1 1 0 1 0 1 1 0
1 0 1 1 1 1 0 1 1 1
1 1 0 0 0 Uncan Uncan 1 1 0 0 0 Uncan Unca
ge ge ge nge
1 1 0 0 1 Uncan Uncan 1 1 0 0 1 Uncan Unca
ge ge ge nge
1 1 0 1 0 1 1 0 1 0
1 1 0 1 1 1 1 0 1 1
1 1 1 0 0 1 1 1 0 0
1 1 1 0 1 1 1 1 0 1
1 1 1 1 0 Toggl Tog 1 1 1 1 0 Toggl Togg
e gle e le
1 1 1 1 1 Uncan Uncan 1 1 1 1 1 Uncan Unca
ge ge ge nge
 VI. Rangkaian Percobaan

 Rangkaian Gambar 14 JK-FF

 Rangkaian Gambar 15 (a) IC 7472
 Rangkaian Gambar 15 (b) IC 7476
 VII. Analisa Data
Gambar 14
Menggunakan gate AND dan NAND. Maka hasil output jika semua input berlogika 0, maka hasil outputnya
akan uncange (tidak berubah), Jika clock berlogika 1, output yang dihasilkan akan sama. Jika J=0 dan K=1,
,maka output Q=0 dan 𝑄1 =1, apabila clock =1 maka hasil output Q=0 dan 𝑄1=1(sama). Jika J=1 dan K=0,
maka output Q=1 dan 𝑄1 =0, apabila clock= 1 hasil output Q=1 dan 𝑄1 =0(sama). Jika J=K=1 maka output
akan toggle. Jika semua input +1 maka hasil output Q=1 dan 𝑄1 =1

Pada Gambar 15a (IC 7472) dan gambar 15b(IC 7476)

Dengan menggunakan input preset clear jk clock. jika input preset= 0 dan clear = 0 maka output Q=𝑄1=1.jika preset
= 0 dan clear = 1, maka output Q=0 dan 𝑄1 =1. Apabila preset =1 dan clear = 0 maa output Q=1 dan

𝑄1 =0. Apabila preset =clear=k=1, output Q=0 dan 𝑄1 =1. Jika input preset=clear=J=1. Hasil ouput Q=1
dan𝑄1 =0. Bila preset=clear=j=k berlogika 1 maka hasil output akan toggle. Apabila clock aktif(berlogika1)
hasil outputnya akan sama dengan hassil output sebelumnya.

VIII. Tugas dan Pertanyaan

1. Adakah perbedaan hasil pengamatan dari gambar – 14 dengan gambar –15?

Jelaskan!
2. Bagaimanakah keadaan output bila input PR = ”0”, baagaimana pula bila CLR
= 1 dari gambar – 15?
3. Kapankah terjadi operasi toggle pada kedua rangkaian percobaan yang dilakukan?
4. Buatlah Diagram Waktu dari tabel hasil pengamatan?
5. Bandingkan hasil pengamatan dengan hasil teoritis!

IX. JAWABAN

1. Ada.
Perbedaan rangkaian dari gambar 14 dan 15 adalah :
Pada rangkaian 14 menggunakan IC 7400 dan 7408 yaitu gerbang AND dan NAND dimana inputnya hanya
menggunakan 3 buah input yaitu J, K, dan sebuah Clock.Sedangkan pada rangkaian 15 yang a menggunakan IC
7472 dan yang b menggunakan IC 7476 dimana menggunakan input sebanyak 5 buah,yaitu CLEAR, J, CLOCK,
K, dan PRESET.
Sehingga hasil output pada gambar 14 dan 15 berbeda.
2. Pada tabel 15 a dan 15 b :
 Jika PR = 0
Input Output
_
PR CLR J K CLK Q Q’
0 0 0 0 0 1 1
0 0 0 0 1 1 1
0 0 0 1 0 1 1
0 0 0 1 1 1 1
0 0 1 0 0 1 1
0 0 1 0 1 1 1
0 0 1 1 0 1 1
0 0 1 1 1 1 1
0 1 0 0 0 0 1
0 1 0 0 1 0 1
0 1 0 1 0 0 1
0 1 0 1 1 0 1
0 1 1 0 0 0 1
0 1 1 0 1 0 1
0 1 1 1 0 0 1
0 1 1 1 1 0 1
  Jika CLR = 1
Input Output
_
PR CLR J K CLK Q Q’
0 1 0 0 0 0 1
0 1 0 0 1 0 1
0 1 0 1 0 0 1
0 1 0 1 1 0 1
0 1 1 0 0 0 1
0 1 1 0 1 0 1
0 1 1 1 0 0 1
0 1 1 1 1 0 1
1 1 0 0 0 Uncange Uncange
1 1 0 0 1 Uncange Uncange
1 1 0 1 0 0 1
1 1 0 1 1 0 1
1 1 1 0 0 1 0
1 1 1 0 1 1 0
1 1 1 1 0 Toggle Toggle
1 1 1 1 1 Uncange Uncange

3. Operasi toggle terjadi apabila inputnya berlogika tinggi (1).

Pada rangkaian pertama apabila J = 1, K = 1 maka outputnya akan toggle (kebalikan
darioutput sebelumnya).
Pada rangkaian kedua apabila Preset = 1, Clear = 1, J =1, K =1 makaoutput akan
toggle(kebalikan dari output sebelumnya).

4. Timing diagram dari tabel hasil pengamatan :

Timing Diagram Gambar 14 JK-FF

 Timing Diagram Gambar 15 a IC 7472

Timing Diagram Gambar 15 a IC 7476

5. Dari hasil pengamatan dengan hasil teori tidak ada perbedaan yang
signifikan.Rangkaian JK-FF pada simulasi bekerja seperti rangkaian
yang ada pada teori,dimana output Q pada simulasi dengan output Q
pada teori memilikikesamaan,dimana akan terjadi memori jika J = K =
0 dan akan terjadi toggle jika J = K =1.
X. KESIMPULAN