RANGKAIAN

SEKUENSIAL
Materi
 Finite State Machine
 Sinyal clock
 Latch
 Flip-flop
 Analisa dan desain rangkaian sekuensial
 Rangkaian Logika

Rangkaian Logika Rangkaian Logika

Kombinasi Sekuensial
Rangkaian logika kombinasi

Rangkaian Logika Kombinasi

Masukan Keluaran
Rangkaian logika sekuensial

Masukan Rangkaian logika Kombinasi

Keluaran

Present Next
State State

Elemen Penyimpan

 Rangkaian yang memiliki keluaran yang bergantung tidak hanya

pada sumber masukan, tetapi juga pada masukan sekuen yang
sebelumnya, yang berubah-ubah terhadap waktu.
 Fungsi yang tergantung waktu, output tidak hanya dipengaruhi oleh input
saat ini, tetapi juga dipengaruhi oleh status/keadaan saat ini.
O = f(I, S), Bandingkan : Rangkaian kombinasional: O = f(I)
Rangkaian logika sekuensial
 Adalah suatu rangkaian yang dapat
menyimpan state biner (sepanjang masih
terdapat power pada rangkaian) sampai
terjadi perubahan pada sinyal inputnya.
 Merupakan suatu rangkaian digital yang
mempunyai 2 (dua) buah output yang satu
sama lain mempunyai keadaan output yang
berbeda.
 Rangkaian Logika
Sekuensial

Rangkaian Logika Rangkaian Logika

Sekuensial Asinkron Sekuensial Sinkron
Rangkaian Sekuensial Asinkron
 Rangkaian sekuensial yang berperilaku
bergantung pada masukan-masukan yang
diterapkan.
 Elemen memori digunakan di dalam
rangkaian asinkron umumnya merupakan
piranti time delay.
 Sebuah rangkaian sekuensial dapat
dipandang sebagai rangkaian kombinasi
dengan umpan balik.
Rangkaian Sekuensial Sinkron
 Rangkaian sekuensial yang memiliki keadaan yang
hanya dapat digunakan pada waktu diskrit.
 Sinkronisasi dicapai menggunakan piranti pewaktu
yang disebut System Clock Generator, yang
membangkitkan deret periode waktu pulsa. Waktu
pulsa dimasukkan ke semua sistem melalui
keadaan internal (yakni bagian dari memori) yang
hanya berpengaruh ketika waktu pulsa memicu
rangkaian.
 Rangkaian sekuensial sinkron menggunakan
pewaktu pada masukan elemen memori yang
disebut Clock Sequential Circuit.
RANGKAIAN LOGIKA
SEKUENSIAL SINKRON

Output
Input
R.Kombinasional

Flip-Flop
Pulsa Clock

Pulsa Clock
Finite State Machine
 Suatu sistem yang menghasilkan output
berdasarkan input saat ini dan keadaan saat
ini bisa dimodelkan dengan menggunakan
FSM
 FSM sebagai model sistem mempunyai lima
himpunan:
 Himpunan Input
 Himpunan Output
 Himpunan status/keadaan
 Himpunan fungsi transisi
 Himpunan fungsi output
Finite State Machine
 Himpunan input adalah himpunan semua input yang
akan diterima sistem
 Himpunan output adalah himpunan semua output yang
dikeluarkan sistem
 Himpunan status/keadaan adalah semua nilai
keadaan/status dari sistem
 Himpunan fungsi transisi adalah semua hubungan
antara input dan status sekarang dengan status
berikutnya
Sn+1 = ft(Sn, I)
 Himpunan fungsi output adalah semua hubungan antara
input dan status sekarang dengan output
O = fo(Sn, I)
Diagram transisi keadaan
 Secara diagram, transisi keadaan yang
bisa dimodelkan dengan FSM juga bisa
digambarkan dengan diagram transisi
keadaan
 DTK menggambarkan transisi dari satu
keadaan ke keadaan berikutnya akibat
adanya input.
I1/O1
Keadaan 1 Keadaan 2
Penjumlah serial
 Menjumlahkan bilangan biner bit-per-bit
 Mulai dari bit paling kanan, ke kiri, dst,
sampai semuat bit dijumlahkan  mirip
seperti kita menjumlah bersusun.
 Input i1, i2
 Ouput sum
 Keadaan: carry (ada carry = 1, tidak ada
carry = 0)
 Keadaan awal : tidak ada carry
Penjumlah serial
 101 + 101 = 1010 101 i1
101 i2
1010 sum

101 Penjumla
h serial
1010
101
Penjumlah serial
 Input : 2 bit : I1I2
 Input 0 0 berarti bit ke n dari bilangan ke 1
adalah 0 dan bit ke n dari bilangan ke 2 adalah 0
 Untuk penjumlahan 101 dan 101 maka input
yang dimasukkan adalah 11, kemudian 00,
kemudian 11.
 Output 1 bit menyatakan hasil jumlah saat itu
 Pada saat input 11 maka output 0, pada saat
input 00 ouput adalah 1 (karena ada carry dari
penjumlahan 11 sebelumnya), dst.
Diagram transisi keadaan
penjumlah serial
 Transisi : input/output
10/1 10/0
00/1
00/0 0 1 11/1
11/0
01/1 01/0
Tabel transisi keadaan
Keadaan sekarang

input Keadaan berikutnya /

output
Tabel transisi keadaan
Input/ 0 1
keadaa
n
00 0/0 0/1
01 0/1 1/0
10 0/1 1/0
11 1/0 1/1
Sinyal Clock
 Rangkaian atau sistem sekuensial
biasanya menggunakan clock atau
pewaktu untuk menandai waktu
berubahnya input atau output atau
keadaan.
 Misal :
 clock1 : input bit 1 masuk, output bit 1 keluar
 Clock 2 : input bit 2 masuk, output bit 2 keluar
 dst
Osilator
 Perangkat atau rangkaian yang
membangkitkan sinyal clock
Latch
 Menyimpan (keadaan) bit
 Diimplementasikan berupa rangkaian dari
gerbang logika dasar dengan feed-back
Clock Sequential Circuit
 Rangkaian sekuensial pewaktu menggunakan
sebuah elemen memori yang dikenal sebagai
Flip-Flop.
 Sebuah flip-flop merupakan sebuah rangkaian
elektronika yang digunakan untuk menyimpan 1
bit informasi, dan membentuk 1 bit sel memori.
 Flip-Flop memiliki dua keluaran, satu keluaran
memberikan nilai bit biner yang disimpan semi
permanen dan yang lain memberikan nilai
komplemen.
 FLIP - FLOP
 Flip-flop adalah rangkaian utama dalam logika
sekuensial. Counter, register serta rangkaian
sekuensial lain disusun dengan menggunakan flip-
flop sebagai komponen utama.
 Flip-flop adalah rangkaian yang mempunyai fungsi
pengingat (memory). Artinya rangkaian ini mampu
melakukan proses penyimpanan data sesuai
dengan kombinasi masukan yang diberikan
kepadanya. Data yang tersimpan itu dapat
dikeluarkan sesuai dengan kombinasi masukan
yang diberikan.
 Nama lain dari flip-flop adalah multivibrator bistabil.
LATCHES

1. RS – FF = Reset – Set Flip -Flop

= Bistable

= One Bit Memory

• Simbol RS – FF

S
Q
RS - FF
Q
R
• Komponen RS – FF
a.Gerbang NAND
S
Q

Q
R
Tabel kebenaran

INPUT OUTPUT
R S Q Q’
0 0 1 1  Keadaan ilegal

0 1 0 1  Keadaan reset
1 0 1 0  Keadaan set
1 1 Qn Qn’  Keadaan memori
b. Gerbang NOR
R
Q

Q
S

Tabel kebenaran

INPUT OUTPUT
R S Q Q’
0 0 Qn Qn’  Keadaan memori
0 1 0 1  Keadaan reset
1 0 1 0  Keadaan set
1 1 0 0  Keadaan ilegal
2. CLOCKED RS - FF

• Simbol
S Q
Clk RS - FF
R Q

• Diagram logika
S
Q
Clk
Q
R
• Tabel kebenaran
INPUT OUTPUT
Q S R Q n+1
x = indeterminate

0 0 0 0 Qn = PS (Present State)
0 0 1 0 Qn+1 = NS (Next State)
0 1 0 1
0 1 1 x
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 x

• Persamaan Q n+1=S+R Q
karakteristik SR=0
3. DATA – FF ( D – FF )
Kelemahan RS flip-flop  adanya keadaan ilegal.
Untuk mengatasi hal tersebut RS flip-flop dikembangkan menjadi D flip flop
(Data atau Delay Flip Flop) yang hanya memiliki keadaan set, reset dan
memori.

• Simbol

D Q
D - FF
Clk Q’
• Diagram logika
S
Q
Clk
Q’
 • Tabel kebenaran

INPUT OUTPUT
Qn D Q n+1
0 0 0
0 1 1
1 0 0
1 1 1
• Persamaan karakteristik

Qn+1=D

4. TOGGLE – FF ( T – FF )
• Simbol

D Q
T - FF
Clk Q
• Diagram logika

T Q
Clk

Q’
• Tabel kebenaran
INPUT OUTPUT
Q T Q n+1
0 0 0
0 1 1
1 0 1
1 1 0
• Persamaan karakteristik

Q n + 1 = T Q’ + Q T’
5. JK - FF
• Simbol
J Q
Clk JK - FF
K Q’
• Diagram logika

J Q
Clk
Q’
K
• Tabel kebenaran
INPUT OUTPUT
Qn J K Q n+1

0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

• Persamaan karakteristik

Q n + 1 = J Qn’ + K’ Qn
JK FLIP-FLOP
 Jika kedua data input pada keadaan nol,
tidak akan terjadi perubahan pada output
meskipun diberikan sinyal clock (output
tetap)
 Jika kedua data input pada keadaan satu,
pada tiap pulsa clock data output akan
berubah dari sebelumnya (komplemen
dari data sebelumnya).
 JK Flip-Flop
Masukan J dan K disebut masukan pengendali
karena kedua masukan ini yang menentukan
keadaan yang harus dipilih oleh FF pada saat
pulsa clock tiba (dapat pinggiran positif atau
negatif tergantung pada jenis FF-nya)
JK-FF berbeda dengan D-FF karena JK-FF
masukan clock adalah masukan yang di cacah
dan masukan J dan K adalah masukan yang
mengendalikan FF itu
 Cara kerja JK-FF
Pada saat J dan K keduanya rendah, gerbang
AND tidak memberikan tanggapan sehingga
keluaran Q tetap bertahan pada keadaan
terakhirnya (Qn)
Pada saat J rendah dan K tinggi, maka FF
akan diseret hingga diperoleh keluaran Q=0
(kecuali jika FF memang sudah dalam
keadaan reset atau Q memang sudah pada
keadaan rendah)
 Cara kerja JK-FF
Pada saat J tinggi dan K rendah, maka
masukan ini akan menggeser FF hingga
diperoleh keluaran Q = 1 (kecuali jika FF
memang sudah dalam keadaan set atau Q
sudah dalam keadaan tinggi)
Pada saat J dan K kedua-duanya tinggi, maka
FF berada dalam keadaan “toggle” artinya
keluaran Q akan berpindah pada keadaan
lawan jika pinggiran pulsa clocknya tiba
RANGKAIAN LOGIKA SEKUENSIAL
SINKRON
A. PROSEDUR PERANCANGAN RANGKAIAN
SEKUENSIAL SINKRON
1. Nyatakan diagram keadaan (State diagram),
diagram waktu/alir dalam bentuk tabel
present state dan next state, kemudian
merubah tabel tersebut menjadi tabel
eksitasi.
2. Memilih jenis FF untuk menentukan
persamaan moore atau meely atau eksitasi
dengan metode peta K.
3. Menggambar rangkaian sekuensial sinkron
yang dihubungkan sistem clock ke semua FF
agar semua serempak terkontrol.
CONTOH 1
Rancang rangkaian sekuensial sinkron
menggunakan JK-FF untuk state tabel sbb.

Present State Next State

A B X=0 X=1
A B A B
0 0 0 0 0 1
0 1 1 0 0 1
1 0
1 1 1 0 1 1
1 1 0 0
LANJUTAN ………
Tabel eksitasi dengan JK - FF
PS INPUT NS INPUT JK - FF
A B X A B JA KA JB KB
0 0 0 0 0 0 X 0 X
0 0 1 0 1 0 X 1 X
0 1 0 1 0 1 X X 1
0 1 1 0 1 0 X X 0
1 0 0 1 0 X 0 0 X
1 0 1 1 1 X 0 1 X
1 1 0 1 1 X 0 X 0
1 1 1 0 0 X 1 X 1
Lanjutan ……..
Persamaan karakteristik
JA = BX’ JB = X
KA = BX KB = (AX)’ + AX = (A  X)’
Gambar rangkaian logika
A’ A B’
B

Q Q
A Q Q
K J B
K J
CLK

X
B. PROSEDUR ANALISIS RANGKAIAN
SEKUENSIAL SINKRON

1. Tentukan variabel keadaan Flip - Flop

2. Tentukan persamaan eksitasi Flip-Flop
3. Persamaan output Next State dapat
diperoleh dari tabel dan persamaan
karakteristik (D – FF, T – FF, JK – FF
dan RS – FF)
4. Tentukan tabel transisi menggunakan
peta - K
5. Buat diagram keadaan (state Diagram)
Contoh …….
Analisa dan buatlah diagram keadaan untuk
rangkaian logika sbb.
X
D1
Y1 Z

D-FF Y1
1

D2 Y2

D-FF Y2
2
CLOCK
Lanjutan ……..
Persamaan eksitasi
D1 = Y1 Y2 X

D2 = X + Y1 Y2

Z = Y1.Y2.X
Persamaan output Next State ( Ingat
persamaan karakteristik untuk D – FF
(Q n + 1 = D )
Y1 (n + 1) = D1 = Y1 Y2 X
Y2 (n + 1) = D2 = X + Y1 Y2
Lanjutan ……..

Tabel Transisi

Y1Y2/X 0 1 Y1Y2/X 0 1
00 11 , 0 01 , 0 a 00 a,0 b,0
01 11 , 0 01 , 0 b 01 c,0 b,0
11 00 , 0 01 , 0 c 11 a,0 b,0
10 00 , 0 01 , 0 d 10 a,0 b,0

Z
Y 2 (n + 1 )
Y1 (n + 1)
STATE DIAGRAM

0/0

1/0 a 0/0
1/0 1/0
State redudant
b 1/1
0/0
d (keadaan berlebih)

0/0 c
Contoh 2.
Analisa dan buatlah diagram keadaan untuk
rangkaian logika sbb.

X Y1
J1 Z

K1
Y1

Y2
J2

K2 Y2

CLK
Jawab.

Langkah 1/2
Variabel keadaan pers. Eksitasi
J1 = Y2(n)X
K1 = Y2(n)
input
J2 = X
K2 = X’
Z = Y1(n)Y2(n) output
Langkah 3
Pers. Output NS (JK – FF)
Qn+1 = QnK’ + Qn’

Y1(n+1) = Y1(n) (Y2(n))” + Y1(n) Y2(n)X

= Y1(n) Y2(n) + (Y1(n))’ Y2(n)X

Y2(n+1) = Y2(n) (X)” + Y2(n)X

= Y2(n)X + (Y2(n))’ X
=X
Langkah 4
Peta K tabel transisi

Y1nY2n/X X = 0 X=1 X
Y1Y2 0 1
00 00,0 01,0
a a,0 b,0
01 00,0 11,0
b a,0 c,0
11 10,0 11,0
c d,0 c,0
10 00,1 01,0 d a,1 b,1

Z
Y2(n+1)
Y1(n+1)
Langkah 5
Diagram keadaan
0/0

0/0
a
0/1
1/0

1/1
b d
0/0
1/0
c
1/0
Latihan…….
Buat diagram rangkaian sekuensial sinkron

X
Y1
D1
Y1’

Y2
D2
Y2’

CLK
Z
Jawaban.
X

Z
0/0

1/0

0/1
00 10

1/0 0/1
1/0
0/1

01 1/0
11
C. HDL UNTUK RANGKAIAN
SEKUENSIAL SINKRON

Behavioral Modelling

Initial

Always
RANGKAIAN LOGIKA SEKUENSIAL
SINKRON

A. PENYEDERHANAAN KONDISI ( STATE

REDUCTION )
State reduction adalah prosedur untuk
melakukan penyederhanaan didasarkan
pada algoritma bahwa dua keadaan (state)
dalam tabel keadaan (state table) dapat
digabungkan menjadi satu, jika dapat
ditunjukkan bahwa mereka sama.
Dua keadaan (state) disebut sama jika
untuk setiap kombinasi input yang
mungkin menghasilkan output sama
menuju ke keadaan berikut (next state)
yang sama
B. ALGORITMA STATE REDUCTION

State Diagram

State Table

Implication Table

State Table Hasil Reduksi

State Diagram Hasil Reduksi

CONTOH 1
Diinginkan state diagram ini dapat di
sederhanakan state/kondisinya.
1/1
0/0
1/0 0/1

a b c
0/1
1/0
1/1 0/0
d e

1/1 0/1

State Diagram
Lanjutan ………
Jawab
Next State Output
Present State
X=0 X =1 X = 0 X=1
a b d 0 1
b e c 1 0
c c b 1 1
d b d 0 1
e e c 1 0

State Table
Lanjutan ……

b X
X = Kondisi State yang tidak sama
c X X
d v X X V = Kondisi State yang
e X v X X sama

Dari Implication table diperoleh State

reduction sbb.
( a,d ) ( b,e ) ( c ) atau
a=d
b=e
Lanjutan ……..

Present Next State Output

State X=0 X =1 X = 0 X=1
a b a 0 1
b b c 1 0
c c b 1 1

State Table Hasil Reduksi

Lanjutan ……..

1/1

a 0/0

0/1 0/1
b
c 1/0

State Diagram Hasil Reduksi