PROYEK AKHIR

IMPLEMENTASI FPGA UNTUK ALAMOUTI 2×1

PADA SYSTEM WIRELINE COMMUNICATION
Subjudul : Decoder

Arief Setio Budi

NRP. 7204.030.056

Dosen Pembimbing :

Ir. Anang B. K, MT.

NIP. 131.793.744

Ir. Yoedy Moegiharto, MT.

NIP. 131.651.259

JURUSAN TELEKOMUNIKASI
POLITEKNIK ELEKTRONIKA NEGERI SURABAYA
SURABAYA 2007

ii
 IMPLEMENTASI FPGA UNTUK ALAMOUTI 2×1
PADA SISTEM KOMUNIKASI WIRELINE
Subjudul : Decoder

Oleh:
Arief Setio Budi
7204.030.056

Proyek Akhir ini Diajukan Sebagai Salah Satu Syarat Untuk

Memperoleh Gelar Ahli Madya (A.Md.)
di
Politeknik Elektronika Negeri Surabaya
Institut Teknologi Sepuluh Nopember Surabaya

Disetujui oleh:
Tim Penguji Proyek Akhir Dosen Pembimbing

1. Ari Wijayanti, ST 1. Ir. Anang Budikarso, MT

NIP. 132 303 877 NIP. 131 793 744

2. I Gede Puja A, ST, MT 2. Ir. Yoedy Moegiharto, MT

NIP. 132 102 837 NIP. 131 651 259

3. Aries Pratiarso, MT
NIP. 131 964 953

Mengetahui:
Ketua Jurusan Telekomunikasi

Drs. Miftahul Huda, MT

NIP. 132 055 257

ii
 Abstrak

ABSTRAK

Sampai beberapa dekade terakhir komunikasi wireless terus

berkembang dengan pesat, contohnya adalah wireless LAN dan telepon
mobile (handphone). Dengan semakin cepatnya perkembangan
komunikasi wireless maka akan banyak aplikasi-aplikasi baru seperti
akses internet broadband melalui wireless broadcast.
Komponen yang akan disimulasikan adalah Decoder, dimana
pada decoder ini telah terdapat Alamouti Decoder dan demodulator yang
terpisah. Sesungguhnya Alamouti Decoder sama mudahnya dengan
Alamouti Encoder hanya saja rangkaiannya lebih rumit. Sedangkan
dalam hal ini BPSK demodulator hanya sebagai permulaan dari
rangkaian detektor. Alasan utama menggunakan Binary Phase Shift
Keying (BPSK) adalah karena pola kerjanya yang mudah selain itu jika
menggunakan kombinasi antara modulator dan Alamouti maka
implementasiya akan sangat mudah.
Tujuan dari proyek ini adalah mengimplementasikan multi-
antenna 2x1 dalam FPGA. Modul FPGA ini sangat flexibel, semua
perhitungan daya dihasilkan oleh 50.000 sampai 100.000 gate dari
FPGA.
Kata kunci : FPGA, Alamouti, Komunikasi wireless.

iii
 Abstrak

ABSTRACT

Wireless communication have grown tremendously over last

decade, wireless LAN and mobile telephone have been the main reason
for the growth. There is a demand for ever faster wireless
communications as this will allow for new applications such as
widespread wireless broadband Internet access.
The component in the system that will be built is Decoder, in
decoder was designed as a separated Alamouti decoder and BPSK
demodulator. As with the encoder, but fairly inflexible design was used
initially for the decoder. In this case of BPSK the symbol detector can
just be a simple threshold detector. The maion reason for using Binary
Phase Shift Keying ( BPSK)is because it’s very simple scheme, if using
the combined design at first was because it’s very simple to implement.
The aim of this project is to implement a particular multi antenna
scheme, a 2×1 Alamouti code, on on FPGA board. The testbed is very
flexible, most of the computing power is provided by 50.000 until
100.000 gate from Xilinx FPGA.
Keywords : FPGA, Alamouti, Wireless Comm.

iv
 Kata Pengantar

KATA PENGANTAR
Assalamu’alaikum Warahmatullahi Wabarakatuh,

Dengan memanjatkan puji syukur ke hadirat Allah SWT yang telah

banyak mencurahkan nikmat, taufik serta hidayah-Nya sehingga sampai
saat ini kami masih diberi keimanan dan dapat menyelesaikan proyek
akhir yang berjudul

IMPLEMENTASI FPGA UNTUK ALAMOUTI 2x1

PADA SISTEM KOMUNIKASI WIRELINE
Subjudul : Decoder

Pembuatan dan penyusunan proyek akhir ini diajukan sebagai

syarat untuk menyelesaikan studi di jurusan Teknik Telekomunikasi,
Politeknik Elektronika Negeri Surabaya, Institut Teknologi Sepuluh
Nopember Surabaya.
Kami berharap dapat memberikan yang terbaik bagi semuanya
dan dapat menjadikan proyek akhir kami sebagai tambahan literature
dan dapat bermanfaat bagi pembaca. Akhir kata semoga buku ini dapat
berguna di masa sekarang dan masa mendatang. Sebagai manusia yang
tidak luput dari kesalahan, maka kami mohon maaf apabila ada
kekeliruan yang sengaja maupun yang tidak sengaja.

Wassalamu’allaikum Warahmatullahi Wabarakatuh

Surabaya, Agustus 2007

Penyusun

v
 Ucapan Terima Kasih
UCAPAN TERIMA KASIH

Alhamdullillah, atas segala limpahan rahmat, taufik, hidayah

yang diberikan oleh Allah SWT sehingga Proyek akhir ini dapat
terselesaikan sesuai dengan jadwal yang telah ditentukan. Dan tanpa
menghilangkan rasa hormat yang mendalam penulis mengucapkan
terima kasih yang sebesar-besarnya kepada pihak-pihak yang telah
membantu penulis untuk menyelesaikan Proyek akhir ini, terutama
kepada :
1. Allah SWT, yang atas izin dan kuasa-Nya kami masih diberi
kesempatan untuk dapat menyelesaikan Proyek akhir ini.
2. Bapak Dr. Ir. Titon Dutono M.Eng. selaku direktur Politeknik
Elektronika Negeri Surabaya.
3. Bapak Drs. Miftahul Huda, MT. selaku kepala jurusan Teknik
Telekomunikasi, Politeknik Elektronika Negeri Surabaya.
4. Bapak Ir. Anang Budikarso, MT. Dan Bapak Ir. Yoedy Moegiharto
MT. selaku dosen pembimbing yang telah banyak memberi
pengarahan serta bimbingan kepada kami untuk menyelesaikan
Proyek akhir ini.
5. Bapak Aries Pratiarso, Bapak I Gede Puja Astawa, Ibu Ari
Wijayanti, yang telah menguji Proyek Akhir ini.
6. Seluruh Dosen Politeknik Elektronika Negeri Surabaya.
7. Seluruh Asisten Dosen dan teknisi PENS-ITS, termasuk Bapak
Agus, atas nasehat-nasehatnya.
8. Bapak dan Ibu serta keluargaku tercinta yang telah memberi restu,
nasehat, do’a dan dorongan semangat dalam setiap langkahku,
semoga Allah selalu melindungi mereka semua.
9. Teman-teman seperjuangan di Lab Telkom. Heri, Prita, Inna,
Farisqi, Ando, Novi and Masruroh. Makasih buat semuanya.
10. Temen-temen ngopi Veber ma Musa you the best friend for talk dan
temen lain yang tidak bisa kami sebutkan, terima kasih atas semua
bantuannya dan tetap jaga persaudaraan.
11. Teman-teman Telkom B “2004” terima kasih atas semuanya,
persahabatan dan kebersamaan semoga tetap utuh selamanya.
12. Terakhir namun yang terspecial dari hati untuk Prita Laraswati,
terima kasih untuk perhatian, bantuan dan dukungannya selama ini.
13. Dan semuanya pihak – pihak yang telah memberikan motivasi,
bantuan, pikiran, serta hiburan.

vi
 Daftar Isi

DAFTAR ISI
Halaman Judul ......................................................................................... i
Halaman Pengesahan.............................................................................. ii
Abstrak .................................................................................................. iii
Kata Pengantar........................................................................................ v
Ucapan Terima Kasih ............................................................................ vi
Daftar Isi............................................................................................... vii
Daftar Gambar ....................................................................................... ix
Daftar Tabel............................................................................................ x

BAB I PENDAHULUAN
1.1 Latar Belakang ................................................................................ 1
1.2 Tujuan.............................................................................................. 1
1.3 Rumusan Masalah ........................................................................... 2
1.4 Batasan Masalah.............................................................................. 2
1.5 Metodologi ...................................................................................... 2
1.6 Sistematika Pembahasan ................................................................. 3

BAB II TEORI PENUNJANG

2.1 Umum.............................................................................................. 5
2.2 Kapasitas Komunikasi Kanal Wireless............................................ 5
2.3 Lingkungan Transmisi..................................................................... 6
2.4 Sistim Multi Antenna ...................................................................... 7
2.5 Fading.............................................................................................. 8
2.6 Metode Diversitas............................................................................ 9
2.7 Pengkodean Alamouti ..................................................................... 9
2.8 BPSK(Binary Phase Shift Keying ) .............................................. 12
2.9 FPGA............................................................................................. 13
2.10 Xilinx Webpack dan ModelSim XE 6.0a ...................................... 15
2.10.1 Menggunakan Xilinx Webpack ......................................... 15
2.10.2 Menggunakan ModelSim XE 6.0a ..................................... 19

BAB III PERENCANAAN DAN PEMBUATAN

3.1 Kofigurasi Sistem .......................................................................... 23
3.2 Perancangan Dan Pembuatan Simulasi ......................................... 23
3.3 Tahapan Simulasi .......................................................................... 24

vii
 Daftar Isi

3.3.1 Pembuatan program Alamouti Code mengunakan Xilinx

Webpack ............................................................................ 24
3.3.2 Pengujian program menggunakan ModelSim XE 6.0a ...... 25
3.3.3 Pengujian program menggunakan Logic Analyzer ............ 26

BAB IV PENGUJIAN DAN ANALISA

4.1. Hasil Simulasi Menggunakan ModelSim XE 6.0a ....................... 29
4.1.1 Pengujian Kanal Transmisi ................................................. 29
4.1.2 Pengujian Decoder .............................................................. 30
4.1.3 Pengujian BPSK Demodulator ........................................... 32
4.1.4 Pengujian Sistem Receiver ................................................. 33
4.2. Hasil Simulasi Menggunakan Logic Analyzer ............................. 34

BAB V PENUTUP
5.1. Kesimpulan................................................................................... 37
5.2. Saran............................................................................................. 38

Daftar Pustaka ...................................................................................... 39

Lampiran .............................................................................................. 41
Profil Penulis ........................................................................................ 53

viii
 Daftar Gambar

DAFTAR GAMBAR

Gambar 2.1. Contoh sederhana propagasi multipath ........................... 6

Gambar 2.2. Potensi kanal komunikasi pada sistem Alamouti 2×1..... 7
Gambar 2.3. Multipath delay profile ................................................... 8
Gambar 2.4. ISI dan Fading................................................................. 8
Gambar 2.5. Skema Alamouti 2×1 .................................................... 10
Gambar 2.6. Modulasi BPSK ............................................................ 12
Gambar 2.7. FPGA Board ................................................................ 13
Gambar 2.8. Logic Analyzer ............................................................. 15
Gambar 2.9. Project Navigator pada Xilinx ...................................... 16
Gambar 2.10. Memilih type project pada Project Navigator ............... 17
Gambar 2.11. Contoh Program bertipe HDL....................................... 18
Gambar 2.12. Contoh Program bertipe Schematic .............................. 18
Gambar 2.13. Contoh Program bertipe Test Bench Waveform ........... 19
Gambar 2.14. Tampilan ModelSim ..................................................... 20
Gambar 2.15. Proses loading program di ModelSim........................... 20
Gambar 2.16. Contoh hasil keluaran program tipe HDL Schematic ... 21
Gambar 3.1. Diagram Sistem Alamouti Receiver ............................. 23
Gambar 3.2. Diagram Alir Alamouti Receiver pada FPGA .............. 24
Gambar 3.3. Setting clock pada FPGA.............................................. 26
Gambar 3.4. Meloadkan program pada FPGA .................................. 26
Gambar 3.5. Hasil program FPGA melalui Logic Analyzer.............. 27
Gambar 4.1. Blok schematic Kanal Transmisi .................................. 29
Gambar 4.2. Hasil simulasi Kanal Transmisi .................................... 29
Gambar 4.3. Blok schematic Decoder ............................................... 30
Gambar 4.4. Hasil simulasi Decoder ................................................. 31
Gambar 4.5. Blok schematic BPSK Demodulator............................. 32
Gambar 4.6. Hasil simulasi BPSK Demodulator............................... 32
Gambar 4.9. Skema Receiver meggunakan Alamouti ....................... 33
Gambar 4.10. Hasil simulasi sistem Receiver ..................................... 34
Gambar 4.11. Skema trans-ceiver meggunakan Alamouti .................. 34
Gambar 4.12. Hasil sinyal masukan dan keluaran pada FPGA pada
Logic Analyzer ............................................................ 35

ix
 Daftar Tabel

DAFTAR TABEL

Tabel 2.1 Simbol Complex Conjugate ................................................... 9

Tabel 4.1 Data masukan keluaran pada Kanal Transmisi .................... 30
Tabel 4.2 Data masukan keluaran pada Decoder ................................. 32

x
 BAB I
PENDAHULUAN

1.1 LATAR BELAKANG

Pada sistem komunikasi bergerak atau wireless adanya
fenomena Multipath Fading dapat menurunkan kinerja suatu sistem.
Multipath Fading adalah fenomena sinyal datang/sinyal yang
dipancarkan memiliki fase yang berbeda atau bahkan berlawanan
sama sekali dikarenakan adanya penghalang-penghalang seperti
gunung maupun gedung atau obyek lain yang menyebabkan distorsi
sehingga menimbulkan kesalahan-kesalahan pendeteksian sinyal
pada penerima.
Makin jauh jarak antara kedua pihak, apalagi jika
pandangan langsung antara keduanya terhalang oleh suatu obyek,
makin kecil pula daya yang tersisa yang sampai pada penerima.
Dari permasalahan ini muncul ide untuk memperbanyak antena di
sisi pemancar, Alamouti code[1] dikenalkan pada tahun 1998
dengan menggunakan 2 buah antena pemancar dan 1 buah antena
pada penerima.
Dalam sistem ini penulis menggunakan FPGA ( Field
Programmable Gate Array ) sebagai hardware karena dapat di
refresh kembali untuk aplikasi yang lain dan sebagai alat yang
memproses operasi secara real time. FPGA dapat diprogram untuk
memproses program yang berbeda. Device ini sangat fleksibel dan
praktis, karena device ini bisa menjadi suatu device sesuai
keinginan kita dengan mendownloadkan program yang dibuat ke
FPGA. Seri FPGA yang dipakai pada tugas akhir ini adalah XSA-
100-5 tq 144 dari Spartan II. Dan proses pengerjaannnya melalui
software Xilinx ISE 7.1i.

1.2 TUJUAN
Tujuan dari pembuatan proyek akhir ini adalah
mengimplementasikan Encoder Alamouti pada Xilinx FPGA
menggunakan 2 antena pemancar dan 1 antena penerima.

1
2
BAB I. Pendahuluan

Dengan selesainya proyek akhir ini diharapkan adanya

proses alih teknologi serta penguasaan dan pengalaman terhadap
ilmu yang diperoleh dan akhirnya metode Alamouti ini dapat
berguna dan dapat diaplikasikan dimasa mendatang.

1.3 PERUMUSAN MASALAH

Permasalahan yang dihadapi dalam proyek akhir ini adalah
adanya multipath fading pada kanal wireless yang mempengaruhi
sinyal yang dipancarkan. Untuk mengatasinya yaitu menggunakan
teknik diversitas pada pemancar yang dikemukakan oleh Alamouti.
Teknik ini menggunakan 2 buah antena disisi pemancar dan 1 buah
antena disisi penerima.

1.4 BATASAN MASALAH

Proyek akhir ini dibatasi pada penggunaan 1 unit FPGA
untuk satu sistem komunikasi transmitter dan receiver,
penggabungan satu sistem ini karena banyaknya pin yang harus
dihubungkan antar sistem transmitter dan receiver terlalu banyak.

1.5 METODOLOGI
Metodologi dalam pembuatan proyek akhir ini meliputi :
1. Pemahaman Litelatur
Pemahaman pada beberapa litelatur yang digunakan baik itu
berupa buku atau tutorial tentang teknik diversitas yang
menggunakan metode Alamouti’s Simple Transmit Diversity
Scheme, paper dan lain-lain yang dapat membantu
penyelesaian proyek akhir ini.

2. Perancangan Hardware Design.

Pada tahap ini yang dilakukan adalah membuat perancangan
Hardware design yang meliputi :
Pembangkitan Modulasi.
Pembuatan Encoder Alamouti.
Pembuatan Decoder Alamouti.
Perancangan Demodulasi sinyal.
 3
BAB I. Pendahuluan

3. Pembuatan Progam Hardware Design.

Pada tahap ini yang dilakukan adalah membuat program
hardware design dan simulasi.

4. Uji Coba System dan Simulasi.

Pelaksanaan uji coba program dan simulasi untuk
mengetahui hasil dari program yang telah dibuat, serta
melakukan perbaikan apabila terjadi kesalahan pada
program.

5. Analisa Hasil Simulasi.

Menganalisa dan menyimpulkan hasil-hasil simulasi,
mengambil suatu kesimpulan dari hasil uji coba, serta
memberi saran pada proyek akhir ini.

6. Menyusun Buku Laporan Proyek akhir.

1.6 SISTEMATIKA PEMBAHASAN

Sistematika pembahasan dalam penyusunan laporan
Proyek Akhir ini adalah sebagai berikut :

BAB I : PENDAHULUAN
Menguraikan secara singkat latar belakang pembuatan,
perumusan masalah, batasan masalah, tujuan dan manfaat,
metodologi, dan sistematika pembahasan.

BAB II : TEORI PENUNJANG

Menjelaskan mengenai teori propagasi pada kanal wireless,
multipath fading beserta akibat yang ditimbulkannya, cara
mengatasinya dengan metode alamouti yang dijadikan
landasan dan rujukan perhitungan dalam mengerjakan
Proyek Akhir ini.
4
BAB I. Pendahuluan

BAB III : PERANCANGAN DAN PEMBUATAN SIMULASI

Menjelaskan dan membahas tentang perencanaan dan
pembuatan sistem transceiver dari FPGA berdasarkan metode
Alamouti dan tahapan desain program menggunakan bahasa
pemrograman VHDL.

BAB IV : PENGUJIAN DAN ANALISA

Menjabarkan hasil dari uji coba dan simulasi dan
menyampaikan hasil analaisa dari hasil yang telah diperoleh.

BAB V : PENUTUP
Berisi kesimpulan dari keseluruhan pengerjaan Proyek Akhir
dan saran-saran untuk memperbaiki kelemahan sistem dari
FPGA dengan metode Alamouti yang telah dibuat demi
pengembangan dan penyempurnaan di waktu mendatang.
 BAB II
TEORI PENUNJANG

2.1 UMUM
Pada bab ini akan diberikan teori dasar yang melandasi
permasalahan dan penyelesaiannya yang diangkat dalam proyek akhir
ini. Teori dasar yang diberikan meliputi: kapasitas sistem komunikasi
wireline, lingkungan transmisi, sistem multi-antenna, fading, teori
diversitas yang didalamnya terdapat teori Alamouti serta penjelasan
mengenai rancangan Alamouti sendiri dan FPGA (Field Pragrammable
Gate Array. Kemudian diberikan juga mengenai proses encoding,
rancangan combiner yang terdapat pada penerima dan membahas
mengenai Maximum likelihood detector yang terdapat pada penerima.
Pada bagian lain, diberikan tentang konsep modulasi yang
didalamnya terdapat modulasi BPSK yang digunakan sebagai modulator
pada antena pemancar.

2.2 KAPASITAS SISTEM KOMUNIKASI WIRELINE

Di tahun 1948 Claude Shannon menemukan bahwa ada suatu
batas kapasitas dari suatu saluran untuk yang bebas kesalahan dalam
transmisi informasi:

C = B log 2 (1 + SNR ) (2-1)

Dimana B adalah luas bidang transmisi, dan SNR adalah

perbandingan antara sinyal dengan noise dalam kanal tersebut.
Persamaan ini membentuk kapasitas maksimum absolut dalam kanal
tersebut dalam bits/second. Terlihat bahwa satu-satunya cara untuk
meningkatkan kapasitas bandwidth dalam sistem komunikasi adalah
meningkatkan luas bidang yang digunakan dalam transmisi atau
meningkatkan SNRnya.
Sistem yang menggunakan kapasitas kanal tersebut adalah
sistem SISO, sehingga muncul sistem multi-antena menggunakan ide
baru untuk meningkatkan kapasitas keseluruhan dari sistem komunikasi

5
6
BAB II. Teori Penunjang

wireless dengan menggunakan banyak saluran (kanal) atau MIMO.

Masing-masing kanal transmisi masih tetap dibatasi oleh rumus 2.1,
bagaimanapun kapasitas keseluruhannya adalah penjumlahan dari
masing-masing kanal. Sebagai gantinya, sistem ini memanfaatkan
propagasi multi-path untuk menyediakan kanal mandiri walaupun sinyal
radio sedang dikirim melalui jalur transmisi yang sama.

2.3 LINGKUNGAN TRANSMISI

Ada manfaatnya untuk memahami mengenai lingkungan
transmisi dari suatu sistem komunikasi wireless. Seperti yang
disinggung sebelumnya bahwa komunikasi wireless berkembang pesat
karena pengaruh utama dari telepone mobile (handphone) dan wireless
LAN (IEEE 802.11b atau yang lebih dikenal sebagai Wi-Fi), oleh sebab
itu penting untuk memahami lingkungan transmisi dimana sistem ini
bekerja.
Teknologi wireless berkembang dengan pesat didaerah
perkotaan yang khas dengan karakteristik propagasi multi-path.
Propagasi multi-path terjadi jika ada beberapa jalur transmisi antara
pemancar dan penerima, hal ini biasanya disebabkan oleh gelombang
radio yang dipantulkan melalui gedung-gedung dan halangan lainnya.
Contohnya seperti gambar dibawah :

Gambar 2.1. Contoh sederhana propagasi multi-path.

 7
BAB II. Teori Penunjang

Dalam sistem single antena (untuk selanjutnya dikenal sebagai

Single Input Single Output atau SISO) propagasi multi-path dapat
menimbulkan gejala interferensi Inter-Symbol (ISI). Penampakan dari
interferensi multi-path berupa perpanjangan periode sinyal, jika sinyal
terlalu banyak dipantulkan maka sinyal dapat melemah sebelum sampai
pada penerima.
Berdasarkan fakta yang ada sistem multi-antena atau yang
dikenal sebagai Multiple Input Multiple Output yang memanfaatkan
keuntungan dari propagasi multipath.

2.4 SISTIM MULTI-ANTENNA

Satu cara untuk meningkatkan keandalan komunikasi wireless
adalah dengan mengunakan teknik diversitas. Diversitas adalah teknik
dalanm pentransmisian informasi melalui banyal kanal uantuk
meningkatkan kapasitas kanal. Hal tersebut dilakukan dengan ketentuan
bahwa tidak mungkin semua kanal digunakan untuk mentransmisikan
informasi yang berlebih akan mengalami deep fading pada waktu
bersamaan. Deep fading adalah perubahan waktu kanal wireless dan
sesekali terjadi penurunan gain hingga nol, dan membuat kanal tidak
bisa digunakan untuk mengirimkan informasi. Walaupun ada kanal yang
tak bisa digunakan, informasi masih dapat dikirimkan melalui kanal lain.
Oleh karena itu keseluruhan sistem koomunikasi ditingkatkan, dengan
mengorbankan pengiriman informasi yang berlebihan.
Jika berbagai antena digunakan dipenerima atau pemancar,
antena tersebut berpotensi sebagai multi-kanal transmisi antara penerima
dan pemancar. Penerimaan diversitas adalah pada saat informasi
diterima oleh antena yang berbeda. Untuk dapat melakukan ini maka
dilakukan cara dengan mengirimkan multi-symbol periodik ke antena
penrima. Rancangan Alamouti menggunakan metode yang serupa
dengan ini untuk dapat memancarkan diversitas.

Alamouti Alamouti
Encoder Decoder

Gambar 2.2. Potensi kanal komunikasi pada sistem MIMO 2×1.

8
BAB II. Teori Penunjang

2.5 FADING
Fading merupakan karakteristik utama dalam propagasi radio
bergerak[2]. Fading dapat didefinisikan sebagai perubahan fase,
polasirasi, dan atau level suatu sinyal terhadap waktu. Definisi dasar dari
suatu fading adalah yang berkaitan denan mekanisme propagasi yang
melibatkan refraksi, refleksi, difraksi, hamburan dan redaman dari
gelombang radio. Hal inilah yang menyebabkan penurunan kinerja
sistem komunikasi.

0 t 0 T
Tb Tm
Tm = t + T

Gambar 2.3. Multipath delay profile

Gambar 2.4. ISI dan Fading

 9
BAB II. Teori Penunjang

2.6 METODE DIVERSITAS

Untuk mengatasi efek dari “fading” dapat digunakan teknik
diversitas. Yaitu dengan memanfaatkan sinyal replika yang dipancarkan
yang masing-masing dari sinyal tersebut mengalami independent fading
untuk merngurangi kerusakan sinyal yang diakibatkan oleh fading yaitu
dengan cara menggabungkan semua sinyal-sinyal replika untuk
menaikan daya total yang diterima. Teknik diversitas juga dapat
digunakan untuk meningkatkan kinerja sistem pada kanal yang
mengalami pelemahan (fading channel).
Pada teknik ini terdapat n buah replika dari sinyal tersebut yang
akan melalui n buah kanal yang berbeda. Sehingga menyebabkan
beberapa replika sinyal mengalami pelemahan sedangkan yang lainnya
tidak. Sehingga masih dapat disediakan energi yang cukup untuk
mengambil keputusan pada simbol yang diterima.

2.7 PENGKODEAN ALAMOUTI

Metode Alamouti adalah teknik diversitas yang dikembangkan
pada sisi pemancar. Sistem ini menggunakan 2 buah antena pemancar
dan 1 buah antena penerima. Sebelum dipancarkan sinyal dikodekan
terlebih dahulu dengan menggunakan Alamouti code[1]. Sistem ini
dapat mengirim 2 simbol yang berbeda dalam satu waktu. Diasumsikan
bahwa s0 dan s1 adalah simbol yang telah dimodulasi oleh BPSK
modulator. Pada waktu pertama (t) antena ke-2 mengirimkan sinyal
berupa simbol s0 dan antena ke-2 mengirimkan sinyal berupa simbol s1.
kemudian pada waktu kedua (t+T) simbol dari masing-masing antena
pemancar tersebut dikonjuget sehingga menjadi simbol – s1* pada antena
ke-1 dan simbol s0* pada antena ke-2,seperti yang ditunjukan pada tabel.
Tabel 2.1. Simbol complex conjugate

Pada proses encoding sinyal yang dipancarkan dipengaruhi

fading. Kemudain diterima oleh antena penerima dimana sinyal tersebut
10
BAB II. Teori Penunjang

juga dipengaruhi oleh noise. Sinyal diterima oleh antena penerima

kemudian masuk kedalam combiner dimana di dalamnya terdapat kanal
estimate yang fungsinya untuk mengestimasi sinyal yang diterima.
Setelah mengalami estimasi kemudian sinyal akan masuk pada
blok Maximum Likehood Detector untuk melakukan proses
pengambilan keputusan.

Gambar 2.5. Skema Alamouti 2x1

Kanal pada time t terbentuk oleh complex multiplicative
distorsion (penyimpangan distorsi) h0 (t) pada antena pemancar 1 dan h1
(t) pada antena pemancar 2. biloa diumpamakan 2 simbol tersebut
memiliki fading (pelemahan daya sinyal yang diterima) yang konstan
maka dapat dituliskan sebagai berikut :

h0 (t ) = h0 (t + T ) = h0 = α 0 e jθ 0 (2-2)

h1 (t ) = h1 (t + T ) = h1 = α 1e jθ 1 (2-3)
 11
BAB II. Teori Penunjang

dimana T adalah simbol periode. Kemudian sinyal pada antena penerima

dapat dituliskan sebagai berikut :

r0 = r (t ) = h0 s 0 + h1 s1 + n0 (2-4)

r1 = r (t + T ) = − h0 s1 + h1 s 0 + n1
∗ ∗
(2-5)

dimana r0 dan r1 adalah sinyal yang diterima pada antena penerima pada
waktu t dan t+T dan n0 dan n1 adalah simbol dari noise interferensi.

Rancangan Combiner (combiner scheme)

Sinyal-sinyal yang telah diterima pada antena penerima akan
masuk ke alat yang disebut combiner dimana terdapat kanal estimates.
Sehingga sinyal menjadi :
∗ ∗
s 0 = h0 r0 + h1 r1 (2-6)

s1 = h1 r0 − h0 r1 (2-7)

Maximum Likelihood Detector

Sinyal dari combiner akan masuk ke Maximum Likelihood
Detector untuk melakukan proses pengambilan keputusan dimana sinyal
yang diharapkan adalah sama dengan sinyal input, yaitu s0 dan s1.
sehingga apabila sinyal yang didapat mendekati sinyal aslinya maka
dianggap tidak terjadi kesalahan. Pada Maximum Likelihood Detector
berlaku rumus sebagai berikut :

∑ ⎛⎜⎝ r ⎞ (2-8)
m 2 ∗ ∗ 2
− α 0 j s 0 − α 1 j s1 + r1 + α 0 j s1 − α 1 j s 0
j j
0 ⎟
j =1 ⎠
Untuk s0 didapatkan persamaan dengan memilih si (sinyal input) pada
sinyal BPSK (Binary Phase Shift Keying)

(α +α −1)s
2
0
2
1 i
2
+ d2 (~ ( )
s0, si ) ≤ α02 +α12 −1 sk + d2 (~
s0, sk )
2
(2-9)
12
BAB II. Teori Penunjang

untuk sinyal BPSK

2 2
si = s k = E s (2-10)

Dimana Es adalah merupakan energi sinyal. Sehingga

didapatkan persamaan :

d 2 (~ si ) ≤ d 2 (~
s0 , ~ sk )
s0 , ~ (2-11)

Hal tersebut berarti apabila nilai si (sinyal input) kurang dari

atau sama dengan sk (sinyal yang diterima) maka dianggap tidak terjadi
kesalahan sehingga sinyal yang akan dikeluarkan adalah s0. Demikian
juga untuk sinyal s1, dengan memilih si sehingga didapatkan persamaan
sebagai berikut :

(α +α −1) s
2
0
2
1 i
2
+ d2 (~ ( )
s1, si ) ≤ α02 +α12 −1 sk +d2 (~
2
s1, sk ) (2-12)

untuk sinyal BPSK diperoleh persamaan sebagai berikut:

d2 (~ si ) ≤ d2 (~
s1, ~ sk )
s1, ~ (2-13)

2.8 BPSK (Binary Phase Shift Keying)

Adalah konversi sinyal digital “0” atau “1” menjadi suatu
simbol berupa sinyal kontinyu yang mempunyai 2 fase yang berbeda.
Untuk logika “0” mempunyai pergeseran fase 0o . Untuk logika “1”
mempunyai pergeseran fase 180o.

Gambar 2.6. Modulasi BPSK

 13
BAB II. Teori Penunjang

2.9 FPGA
Field-Programmable Gate Array (FPGA) adalah komponen
elektronika dan semikonduktor yang mempunyai komponen gerbang
terprogram (programmable logic) dan sambungan terprogram.
Komponen gerbang terprogram yang dimiliki meliputi jenis gerbang
logika biasa (AND, OR, XOR, NOT) maupun jenis fungsi matematis
dan kombinatorik yang lebih kompleks (decoder, adder, subtractor,
multiplier, dll). Blok-blok komponen di dalam FPGA bisa juga
mengandung elemen memori (register) mulai dari flip-flop sampai pada
RAM (Random Access Memory).

Gambar 2.7. FPGA Board

Pengertian terprogram (programmable) dalam FPGA adalah
mirip dengan interkoneksi saklar dalam breadboard yang bisa diubah
oleh pembuat desain. Dalam FPGA, interkoneksi ini bisa diprogram
kembali oleh pengguna maupun pendesain di dalam lab atau lapangan
(field). Oleh karena itu jajaran gerbang logika (Gate Array) ini disebut
field-programmable. Jenis gerbang logika yang bisa diprogram meliputi
semua gerbang dasar untuk memenuhi kebutuhan yang manapun.
Secara umum FPGA akan lebih lambat jika dibandingkan
dengan jenis chip yang lain seperti pada chip Application-Specific
Integrated Circuit (ASIC). Hal ini karena FPGA menggunakan
power/daya yang besar bentuk desain yang kompleks. Beberapa
kelebihan dari FPGA antara lain adalah harga yang murah, bisa
14
BAB II. Teori Penunjang

diprogram mengikuti kebutuhan, dan kemampuan untuk di program

kembali untuk mengkoreksi adanya bugs. Jenis FPGA dengan harga
murah biasanya tidak bisa diprogram dan dimodifikasi setelah proses
desain dibuat (fixed-version). Chip FPGA yang lebih kompleks dapat
diperoleh dari jenis FPGA yang dikenal dengan CPLD (Complex-
Programmable Logic Device).
Jika suatu rancangan skema rangkaian digital telah didapat,
skema tersebut diterjemahkan dalam bahasa VHDL (visual hardware
description language) dan dientri dengan menggunakan software
pemrogram FPGA. Program dalam bahasa VHDL merupakan
sekelompok instruksi yang menggambarkan fungsi/gerbang logika dasar
dan fungsi-fungsi lainnya.
Bagi sebagian kalangan, membuat rangkaian dengan bahasa
VHDL merupakan pekerjaan yang merepotkan. Karena itu, software
pemrogram juga menyediakan fasilitas Schematic. Editor yang
digunakan untuk menggambar rangkaian dalam bentuk skematis yang
berupa simbol-simbol fungsi-fungsi logika yang familiar. Beberapa
software juga melengkapi diri dengan FSM Editor yang digunakan
untuk menggambar rangkaian dengan menggunakan simbol-simbol
finite state machine.
Rangkaian yang telah dibuat dalam salah satu dari ketiga
bentuk di atas dapat disimulasi dengan menggunakan fasilitas logic
simulator. Hasil simulasi ditampilkan dalam bentuk diagram waktu dari
masukan-masukan, keluaran-keluaran, atau titik-titik pengamatan yang
dipilih. Jadi, rangkaian hasil rancangan dapat diperiksa kebenaran
kerjanya, sebelum di-loading ke FPGA. Hasil simulasi enggak selalu
sama persis dengan kerja FPGA sebenarnya, karena ada beberapa
kondisi komponen dalam FPGA yang enggak diperhitungkan dalam
simulasi.
Jika hasil simulasi telah sesuai dengan yang diinginkan, file
program rangkaian diterjemahkan ke bentuk file yang dapat dimengerti
chip FPGA. Penerjemahannya menggunakan fasilitas implementasi.
Program ini akan melakukan proses: translate, map, place and route,
timing simulation, dan configure. Akhirnya dihasilkan file (untuk FPGA
Xilink berekstensi BIT), yang dapat di-loading ke FPGA dengan
menggunakan fasilitas komunikasi PC seperti format paralel LPT 1,
 15
BAB II. Teori Penunjang

format serial RS 232, atau USB. Jika file program telah selesai di-
loading, maka hubungan komunikasi dapat dicabut dan FPGA aktif
secara mandiri.

Gambar 2.8 Logic Analyzer

2.10 Xilinx Webpack dan ModelSim XE 6.0a

Sebelum memulai mendesain program pada Xilinx anda harus
menginstallnya terlebih dahulu lalu kita juga menginstall ModelSim.
Untuk ModelSim sebelum dapat kita gunakan harus daftar terlebih
dahulu di situs http://www.xess.com untuk mendapatkan lisensi untuk
ModelSim dikomputer anda dari dalam file licence.dat. Jika telah
memperoleh lisensi tersebut baru kita bisa mengunakan ModelSim
sepenuhnya. Xilinx dan Modelsim adalah satu paket program untuk
merancang program hardware di FPGA. Xilinx digunakan untuk
membuat program sedangkan ModelSim digunakan untuk menampilkan
hasil dari program yang kita buat dalam bentuk keluaran sinyal digital.

2.10.1 Menggunakan Xilinx Webpack

Jika kita ingin memulai membuat program yang nantinya akan
di-load-kan di FPGA maka anda harus membuatnya di Project Navigator
denngan cara Start → Xilinx ISE 7.1i → Project Navigator. Dan anda
akan melihat window seperti ini.
16
BAB II. Teori Penunjang

Gambar 2.9 Project Navigator pada Xilinx

Pada Project Navigator ini ada 4 window yaitu Source in
Project, Process for Source, Transcript Window dan Workspace. Pada
Source in Project digunakan sebagai shortcut untuk informasi
menambah, mengedit, melihat program dan source baru pada sebuah
project. Process of Source digunakan untuk mengcompile dan melihat
rancangan program yang telah dibuat. Transcript Window digunakan
untuk melihat error, warning dan pesan informasi lainnya. Workspace
digunakan untuk menuliskan program yang akna kita buat, pada
workspace ada 4 yaitu design summary, text editor, ISE simulator /
waveform editor dan schematic editor.
Jika kita telah membuka Project Navigator maka akan ada
beberapa tab bagian atas window project. Pilih File → New Porject, kita
akan dapat mengisi nama project dan memilih lokasi dari project baru
kita, lalu baru kita memilih type modul yang akan kita gunakan. Ada
 17
BAB II. Teori Penunjang

beberapa type module yang dapat kita pilih. Jika kita ingin membuat
program cukup dengan memilih HDL tetapi jika ingin membuat gambar
rangkaian kita dapat menggunakan Schematic.

Gambar 2.10 Memilih tipe project pada Project Navigator

Jika anda memilih program bertipe HDL maka kita diharuskan
melengkapi source dengan program yang kita inginkan. Tetapi jika anda
memilih program bertipe Schematic anda dapat memcari symbol-symbol
rangkaian yang anda inginkan dengan menggunakan tab dibagian
Source in Project.
18
BAB II. Teori Penunjang

Gambar 2.11 Contoh program bertipe HDL

Gambar 2.12 Contoh program bertipe Schematic

 19
BAB II. Teori Penunjang

2.10.2 Menggunakan ModelSim XE 6.0a

Seperti yang telah dibahas sebelumnya bahwa ModelSim
digunakan untuk melihat hasil siyal dari program yang telkah kita buat.
Dari Project Navigator pilih source yang akan kita simulasikan
dengan syarat sebelumnya telah dicompile/synthesize terlebih dahulu.
Lalu buatlah source baru bertipe Test Bench Waveform lalu ikuti
petunjuk yang tampil dilayar. Lalu akan tampil workspace berikut :

Gambar 2.13 Contoh Program bertipe Test Bench Waveform

Isilah bagian yang berwarna biru muda lalu savedan lihat pada
window bagian Process for Source. Klik Simulate Behavioral Model
untuk mendapatkan hasil sinyal keluaran dari program yang telah kita
buat. Setelah itu akan muncul tampilan berikut :
20
BAB II. Teori Penunjang

Gambar 2.14 Tampilan ModelSim

Gambar 2.15 Proses loading program di ModelSim

 21
BAB II. Teori Penunjang

Gambar 2.16 Contoh hasil keluaran program HDL Schematic

Lihat apakah hasil keluaran dari wave ini sudah sesuai dengan
yang kita inginkan, jika tidak sesuai maka ada kesalahan pada program
anda. Jika kita ingin melihat hasilnya pada logic analizer maka pilih
Simulate Post-Place & Route VHDL Model dengan cara yang sama
dengan Simulate Behavioral Model.
22
BAB II. Teori Penunjang

(Halaman ini sengaja di kosongkan)

 BAB III
PERANCANGAN DAN PEMBUATAN
SIMULASI

3.1 KONFIGURASI SISTEM

Secara umum konfigurasi sistem receiver dari FPGA yang
menggunakan pengkodean Alamouti.

Gambar 3.1. Diagram Sistem Alamouti Receiver.

3.2 PERANCANGAN DAN PEMBUATAN SIMULASI

Dibawah ini adalah diagram alir untuk pembuatan program
pada sistem receiver. Diagram ini menunjukan jalannya data pada sistem
receiver, dengan memodelkan kanal transmisi sebagai kanal ideal.
Dimana A adalah data yang dikirim oleh kanal transmisi kemudian
diterima oleh decoder. Lalu di decoder data akan di proses oleh
combiner untuk di bandingkan, sehingga akan di dapat sinyal informasi
kemudian akan diteruskan di BPSK Demodulator untuk diubah menjadi
data yang sesuai dengan data input.

29
24
BAB III. Perancangan Dan Pembuatan Simulasi

Gambar 3.2. Diagram Alir Sistem Alamouti Receiver pada FPGA.

3.3 TAHAPAN SIMULASI

Tahapan simulasi dari Alamouti Code yang akan dilakukan
adalah sebagai berikut :
3.3.1 Pembuatan program Alamouti code dengan Xilinx
webpack

1. Kanal Transmisi
Kanal transmisi merupakan kanal yang menghubungkan
antara sistem transmitter dan receiver. Dimana masukan
dari kanal transmitter adalah 2 simbol yang dikirimkan oleh
kedua antenna pemancar, empat masukan pada kanal
transmitter ini mewakili bagian real dan imajiner masing-
masing 8 bit dari kedua sinyal tersebut. Data yang masuk
akan disatukan menjadi 1 simbol yang mewakili bagian real
dan imajiner dengan masinjg-masing 16 bit data.
 25
BAB III. Perancangan Dan Pembuatan Simulasi

2. Alamouti Decoder
Alamouti decoder adalah decoder yang akan menerima
sinyal yang dikirim oleh transmitter. Dan pada Alamouti
decoder terdapat combiner yang membandingkan sinyal
dengan konjugatenya. Decoder ini memiliki 4 masukan
yang masing-masing terdiri dari 8 bit data, yang terdiri dari
bagian real dan imajiner yang terpisah. Dan memiliki 2
keluaran yang mewakili bagian real dan imajiner dari sinyal
yang telah dideteksi oleh maximum likelihod detector.

3. BPSK Demodulator
Keluaran dari Alamouti decoder adalah 2 bit sinyal yang
mewakili bagian real dan imajiner. Dan pada BPSK
Demodulator sinyal tersebut hanya diambil bagian realnya
saja terutama bit yang ketujuh, sehingga didapatkan satu bit
sinyal digital sebagai bit informasi.

3.3.2 Pengujian program menggunakan ModelSim XE III 6.0a

1. Penggabungan Block Program

Setelah seluruh program jadi maka masing-masing program
harus dijadikan block-block schematic. Dengan memilih
“Create Schametic” pada Projet View pada Xilinx
Webpack. Setelah itu buatlah “New Project” pada Tab
“File”, lalu setelah file.ise maka buatlah New Source dan
pilih Schematic. Kemudian pada Project View pilih Symbol
dan pilih Categories lalu browse file dimana kita
menyimpan project tersebut. Dan pada bagian symbol akan
terlihat file schematic yang sudah di buat. Pilih file
schematic yang akan di buat lalu hubungkan file schematic
tersebut dan beri masukan juga keluaran. Setelah
rangkaiannya jadi kita lakukan Synthesize-XST.

2. Menguji program ModelSim XE III 6.0a

Setelah menghubungkan setiap block schematic maka file
harus disave kemudian buat file baru lalu pilih “Test Bench
Waveform” lalu akan muncul window baru kemudian pada
setting masukkan lalu pilih “Simulate Behavioral Model”
pada tab Process View. Hasilnya simulasi akan terlihat
26
BAB III. Perancangan Dan Pembuatan Simulasi

apabila masukkan dan keluaran sesuai dengan harapan kita

maka program telah jadi.

3.3.3 Pengujian program menggunakan Logic Analizer

1. Load Program dan Set Clock
Jika kita ingin tampilan di logic analizer lebih baik maka
kita harus men-setting clock pada FPGA dengan menggunakan
GXSSETCLK

Gambar 3.3 Setting clock pada FPGA

Setting clock sesuai yang kita harapkan, contohnya kita
ingin membuat clock yang masuk ke FPGA 1MHz sedangkan
Clock FPGA adalah 100MHz maka masukan nilai 100 pada
kolom “Divisor” di GXSSETCLK. Ikuti petunjuk yang muncul
pada layar monitor.
Setelah men-setting clock baru kita dapat me-load-kan
program ke FPGA dengan menggunakan GXSLOAD

Gambar 3.4 Meloadkan program pada FPGA.

 27
BAB III. Perancangan Dan Pembuatan Simulasi

Ambil file dengan type *.bit pada folder project anda

masukan pada kolom FPGA/CPLD. Lalu klik Load maka seven
segment pada FPGA akan menyala dan run Logic Analyzer
maka sinyal keluaran akan terlihat dilayar Logic Analyzer.

Gambar 3.5 Hasil keluaran program di FPGA

melalui Logic Analyzer.
28
BAB III. Perancangan Dan Pembuatan Simulasi

(Halaman ini sengaja di kosongkan)

 BAB IV
PENGUJIAN DAN ANALISA

Untuk mengetahui kinerja dari sistem komunikasi yang menggunakan

Alamouti Code, maka pada bab ini akan disajikan hasil simulasi dari
sistem Alamouti seperti yang dijelaskan pada bab sebelumnya.

4.1 Hasil Simulasi Menggunakan ModelSim XE II 6.0a

Simulasi ini adalah simulasi untuk pengujian program melalui
ModelSim karena pada sistem receiver ini menggunakan banyak pin
sehingga tidak bisa disimulasikan ke FPGA.

4.1.1 Pengujian Kanal Transmisi.

Gambar 4.1. Blok schematic Kanal

Gambar 4.2. Hasil simulasi Kanal

29
30
BAB IV Pengujian Dan Analisa

Kanal transmisi digunakan sebagai model kanal pada

komunikasi. Pada kanal ini dianggap ideal tanpa ada losses pada
data. Masukan dari Encoder digabungkan dimana dua data dari
masukan kanal dijadikan satu. Dimana “h” sebagai data dari antena
1 dan “i” sebagai data dari antena 2 menjadi “chanout” yang nanti
akan masuk pada sistem penerima di bagian real. Sedangkan “i” dan
“k” digabungkan menjadi “imejout” yang nantinya akan masuk
pada bagian penerima pada bagian imajiner.
Tabel 4.1 Data masukan keluaran pada Kanal Transmisi
Ket :
Kanal Antena 1 Antena 2 h = data real dari antena pertama
i = data real dari antena kedua
chanout h i j = data imajiner dari antena pertama
imejout j k k = data imajiner dari antena kedua
chanout = data real kanal
imejout = data imajiner kanal

4.1.2 Pengujian Decoder.

Gambar 4.3. Blok schematic Decoder

 31
BAB IV. Pengujian Dan Analisa

Gambar 4.4. Hasil simulasi Decoder

Pada Decoderal terdapat clock yang terhubung pada clock
dishift register, clock ini digunakan untuk memasukan data dari
Kanal Transmisi. Dimana data dari kanal transmisi ada 2 yaitu
chanout dan imejout, data chanout masuk ke re1_in sedangkan
imejout masuk ke im1_in. Data pada re_in dan imej_in dianggap
sebagai sinyal yang diterima oleh receiver, dan sinyal ini akan
diproses untuk dibedakan mana data sinyal pertama dan data sinyal
kedua. Data pada chanout bit ke 7 hingga bit ke 0 akan dianggap
sebagai data sinyal yang kedua sedangkan data bit ke 15 hingga bit
ke 8 akan dianggap sebagai data sinyal yang pertama, lalu data pada
imejout akan dibagi sama sesuai dengan data pada chanout.
Sedangkan untuk menggerakan data pada decoder ini
menggunakan sinyal state sehingga data bergerak ditentukan oleh
perubahan sinyal tersebut. Untuk state “0” data sinyal bit ke 7
sampai bit ke 0 akan dikirimkan sebagai sinyal info yang kedua, dan
bit ke 15 sampai bit ke 8 akan dikirm sebagai sinyal info yang
pertama. Sedangkan pada state “1” data sinyal bit ke 7 sampai bit ke
0 akan dikirimkan sebagai sinyal info yang pertama, dan bit ke 15
sampai bit ke 8 akan dikirm sebagai sinyal info yang kedua tetapi
hasilnya diinverter terlebih dahulu. Data re1_out dan im1_out
32
BAB IV. Pengujian Dan Analisa

dianggap sebagai sinyal keluaran pertama dari Decoder sedangkan

re2_out dan im2_out dianggap sebagai sinyal keluaran kedua.
Tabel 4.2 Data masukan keluaran pada Decoder

State “0” State “1”

Data Sinyal re_in imej_in re_in imej_in
re1_out Bit ke 15-8 Bit ke 15-8 Bit ke 7-0 Bit ke 7-0
re2_out Bit ke 7-0 Bit ke 7-0 - (Bit ke 15-8) Bit ke 15-8

4.1.3 Pengujian BPSK Demodulator.

Gambar 4.5. Blok schematic BPSK Demodulator

Gambar 4.6. Hasil simulasi BPSK Demodulator

BPSK Demodulator digunakan untuk memisahkan sinyal
masukan dari decoder menjadi sinyal informasi. Data i_in dan q_in
 33
BAB IV. Pengujian Dan Analisa

dianggap sebagai masukan sinyal yang akan didemodulasi untuk

didapatkan data informasinya. Pada sistem ini data real dari i_in
hanya akan diambil bit ke-7 dari 8 bit yang masuk ke BPSK
Demodulator ini, lalu bit ke-7 tersebut akan diinverter dan menjadi
data keluaran sebagai sinyal informasi. Jika data yang masuk pada
i_in (sebagai data real) adalah bit “10000000” maka data
keluarannya adalah “0” dan q_in sebagai bilangan imajiner adalah
“00000000” tidak akan diproses. Jika data yang masuk pada i_in
adalah bit “01111111” maka data keluarannya adalah “1” dan q_in
tidak akan diproses. BPSK yang digunakan ada dua sebagai data
keluaran dari Decoder.

4.1.4 Pengujian Sistem Receiver.

Gambar 4.7. Skema Receiver menggunakan Alamouti Decoder

34
BAB IV. Pengujian Dan Analisa

Gambar 4.8. Hasil simulasi sistem Receiver

Dari hasil simulasi diatas dapat diketahui bahwa terdapat delay
pada data yang keluar dari sistem sehingga menyebabkan data terlambat
selama 23ns. Hal ini disebabkan karena pemrosesan data pada Decoder
sesuai dengan pergerakan sinyal state dalam decoder. Pergerakan sinyal
state ini dipengaruhi oleh pergerakan sinyal clock. Jika ada sinyal clock
bernilai high maka decoder akan memproses data.

4.2 Hasil Simulasi Menggunakan Logic Analyzer.

Gambar 4.9. Skema transmitter-receiver menggunakan

Sistem Alamouti
 35
BAB IV. Pengujian Dan Analisa

Gambar 4.10. Hasil sinyal melalui Logic Analyzer.

Dari hasil simulasi diatas dapat diketahui bahwa terdapat delay
pada data yang keluar dari sistem transmitter-receiver ini sehingga
menyebabkan data terlambat sekitar 160ns. Hal ini disebabkan karena
pengiriman dan proses dekoding hanya akan berjalan jika ada sinyal
clock bernilai high. sehingga keterlambatan data menjadi dua kali lipat
dari proses di encoder. Dat1 adalah data informasi pertama dari kaki
shift register yang ketiga, dan Dat2 adalah data informasi kedua dari
kaki shift register keempat. Sedangkan Kel1 adalah data informasi yang
telah diambil dari BPSK Demodulator1 sebagai data informasi pertama,
dan Kel2 adalah data informasi yang telah diambil dari BPSK
Demodulator2 sebagai data informasi kedua.
Sesuai dengan teori Alamouti dimana dengan N pemancar
sinyal yag dipancarkan berupa N sinyal informasi dan N sinyal replika
informasi pada masing-masing antena. Delay pada proses dekodingnya
adalah N period. Dan pada Alamouti 2×1 ini kita menggunakan 2
pemancar dimana masing-masing pemancar akan memancarkan 2 sinyal
informasi dan 2 replikanya, sehingga proses dekoding menjadi 2 period
clock.
Tetapi untuk multicarrier sistem yang menggunakan 2
frekuensi yang berlainan jika sinyal replika dikirimkan bersamaan
dengan sinyal informasi tetapi menggunakan frekuensi yang berbeda
maka delay dekodingnya hanya satu period clock saja.
36
BAB IV. Pengujian Dan Analisa

(Halaman ini sengaja dikosongkan)

 BAB V
PENUTUP

5.1 KESIMPULAN
Setelah melakukan perencanaan dan pembuatan simulasi
kemudian dilakukan pengujian dan analisa, dari hasil tersebut maka
dapat diambil beberapa kesimpulan tentang sistem kerja dari rangkaian
transmitter dan receiver yang diimplementasikan melalui FPGA dengan
menggunakan metode Alamouti 2×1 yaitu sebagai berikut :
1. Penggunaan clock dengan frekuensi yang lebih kecil sangat
berpengaruh pada tampilan pada Logic Analyzer. Semakin
kecil frekuensi yang digunakan tampilan akan semakin baik.
2. Metode Alamouti terbukti lebih efektif dalam pengiriman
sinyal karena pasangan sinyal dikirimkan dua kali sehingga
sistem receiver dapat membandingkan antara sinyal dan
konjugatenya dari kedua sinyal tersebut dan memilih sinyal-
sinyal yang terbaik.
3. Alamouti Decoder menerima dua sinyal secara bersamaan
dalam satu periode dan membagi sinyal-sinyal tersebut ke
masing-masing BPSK Demodulator.
4. Delay yang terjadi disebabkan karena pemrosesan data pada
masing-masing block transmitter dan receiver juga memerlukan
waktu, decoder memproses data sesuai dengan pergerakan
sinyal state dalam decoder seperti yang telah dijelaskan
sebelumnya sehingga data yang masuk pada decoder bergerak
sesuai pergerakan sinyal state tersebut. Begitu juga pada
encoder yang juga memproses data sesuai pergerakan sinyal
state yang ada pada sistemnya.
5. Maka dari itu delay proses pada sistem ini berubah menjadi dua
kali lipat daripada pemrosesan sinyal pada bagian transmitter
saja atau receiver saja.

37
38
BAB V. Penutup

5.2 SARAN

Dari hasil simulasi terlihat masih banyak kekurangan,

contohnya sebagai berikut:

1. Pada sistem ini masih digunakan kanal transmisi biasa yang

dianggap ideal, diharapkan untuk selanjutnya dapat
menggunakan kanal transmisi dengan metode matriks dan lebih
kompleks lagi.
2. Pada sistem ini masih digunakan pengiriman sinyal 4 pair
karena shift register yang digunakan adalah shift register 4 bit,
diharapkan untuk selanjutnya dapat menggunakan shift register
dengan bit yang lebih banyak lagi sehigga dapat memperjelas
kelebihan dari sistem Alamouti tersebut.
3. Pada sistem ini masih digunakan Alamouti 2×1, semoga untuk
selanjutnya dapat dikembangkan untuk Alamouti dengan
banyak antenna dibagian receiver atau dapat juga
mengembangkan dengan metode STBC (Space Time Block
Code).
 DAFTAR PUSTAKA

[1] David Gesbert, Mansoor Shafi, Da-shan Shiu, Peter J. Smith, and
Ayman Naguib. From theory to practice: An overview of mimo
space-time coded wireless systems. IEEE Journal on Selected
Areas in Communications, 21(3):281–302, 2003.

[2] Erik G. Larsen and Petre Stoica. Space-Time Block Coding for
Wireless Communications. Cambridge University Press, 2003.

[3] Hesham El Gamal and A. Roger Hammons, Jr. On the Design and
Performance of Algebraic Space-Time Codes for BPSK and QPSK
Modulation. IEEE Transactions on Communications, 50(8):907–
913, June 2002.

[4] Markus Rupp, Andreas Burg, Eric Beck. Rapid Prototyping for
Wireless Designs: the Five-Ones Approach. Signal Processing,
83:1427–1444, 2003.

[5] Raghu Mysore Rao et. al. Multi-Antenna Testbeds for Research
and Education in Wireless Communications. IEEE
Communications Magazine, pages 72–81, December 2004.

[6] Raleigh, G.G. and Cioffi, J.M. Spatio-temporal coding for wireless
communications. IEEE Transactions on Communications,
46(3):357–366, 1998.

[7] Siavash M. Alamouti. A Simple Transmit Diversity Technique for

Wireless Communications. IEEE Journal on Select Areas in
Communcations, 16(8):1451–1458, October 1998.

[8] Vahid Tarokh, Hamid Jafarkhani, and A. Robert Calderbank. Space-

time block coding for wireless communications: Performance
results. IEEE Journal on Selected Areas in Communications,
17(3):451–460, March 1999.

39
40
Daftar Pustaka

(Halaman ini sengaja dikosongkan)

 LAMPIRAN

LISTING PROGRAM VHDL

Lampiran ini berisi source code yang digunakan untuk
hardware design pada FPGA. Kode ini ditulis dalam bahasa
pemrograman VHDL dan telah dites dan disyntesis (compile)
menggunakan Project Navigator yang disediakan oleh Xilinx.

1. Shift Register

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;
-- synopsys translate_off
library UNISIM;
use UNISIM.Vcomponents.ALL;
-- synopsys translate_on

entity shift is
port ( clock : in std_logic;
load : in std_logic;
kel1 : out std_logic;
kel2 : out std_logic;
kel3 : out std_logic;
kel4 : out std_logic);
end shift;

architecture BEHAVIORAL of shift is

attribute HU_SET : string ;
attribute BOX_TYPE : string ;
signal XLXN_8 : std_logic;
signal XLXN_9 : std_logic;
signal kel4_DUMMY : std_logic;
component SR4RLE_MXILINX_shift
port ( C : in std_logic;
CE : in std_logic;
D0 : in std_logic;

41
42
Lampiran

D1 : in std_logic;
D2 : in std_logic;
D3 : in std_logic;
L : in std_logic;
R : in std_logic;
SLI : in std_logic;
Q0 : out std_logic;
Q1 : out std_logic;
Q2 : out std_logic;
Q3 : out std_logic);
end component;

component VCC
port ( P : out std_logic);
end component;
attribute BOX_TYPE of VCC : component is "BLACK_BOX";

component GND
port ( G : out std_logic);
end component;
attribute BOX_TYPE of GND : component is "BLACK_BOX";

attribute HU_SET of XLXI_1 : label is "XLXI_1_4";

begin
kel4 <= kel4_DUMMY;
XLXI_1 : SR4RLE_MXILINX_shift
port map (C=>clock,
CE=>XLXN_9,
D0=>XLXN_9,
D1=>XLXN_9,
D2=>XLXN_8,
D3=>XLXN_8,
L=>load,
R=>XLXN_8,
SLI=>kel4_DUMMY,
Q0=>kel1,
Q1=>kel2,
Q2=>kel3,
 43
Lampiran

Q3=>kel4_DUMMY)

XLXI_2 : VCC
port map (P=>XLXN_9);

XLXI_3 : GND
port map (G=>XLXN_8);

end BEHAVIORAL;

2. BPSK Modulator

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;

entity bpsk_mod is port (

masukan : in std_logic;
i_out, q_out : out std_logic_vector(7 downto 0)
);
end bpsk_mod;

architecture a of bpsk_mod is
begin
with masukan select i_out <=
"01111111" when '1',
"10000000" when others;
q_out <= "00000000";
end a;

3. Alamouti Encoder

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
44
Lampiran

entity enco is
Port ( clk : in std_logic;
i1_in : in std_logic_vector(7 downto 0);
i2_in : in std_logic_vector(7 downto 0);
q1_in : in std_logic_vector(7 downto 0);
q2_in : in std_logic_vector(7 downto 0);
i1_out : out std_logic_vector(7 downto 0);
i2_out : out std_logic_vector(7 downto 0);
q1_out : out std_logic_vector(7 downto 0);
q2_out : out std_logic_vector(7 downto 0));
end enco;

architecture a of enco is
signal state : std_logic;
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (state = '0') then-- first cycle
i1_out<= i1_in;
q1_out<= q1_in;

i2_out<= i2_in;
q2_out<= q2_in;
else
i1_out<= not i2_in;
q1_out<= q2_in;

i2_out<= i1_in;
q2_out<= q1_in;

end if;
end if;
end process;
end a;
 45
Lampiran

4. Kanal Transmisi

library IEEE;
use IEEE.STD LOGIC 1164.ALL;
use IEEE.STD LOGIC ARITH.ALL;
use IEEE.STD LOGIC SIGNED.ALL;

entity add sub 16 is

Port ( a : in std logic vector(15 downto 0);
b : in std logic vector(15 downto 0);
add : in std logic;
ans : out std logic vector(15 downto 0)
);
end add sub 16;
architecture Behavioral of add sub 16 is
begin
process(a,b,add)
variable op b : std logic vector(15 downto 0);
variable carry in : std logic;
begin
-- This way uses 33 of 3072 slices, and has a delay of 13.425ns
-- if(add = ’1’) then
-- ans <= a + b;
-- else
-- ans <= a - b;
-- end if;
-- This way uses 17/3072 slices, and 31/6144 4in-LUTs, delay of ns
if (add = ’1’) then
op b := b;
carry in := ’0’;
else
op b := not b;
carry in := ’1’;
end if;
ans <= a + op b + carry in;
end process;
end Behavioral;
46
Lampiran

5. Alamouti Decoder

library IEEE;
use IEEE.STD LOGIC 1164.ALL;
use IEEE.STD LOGIC ARITH.ALL;
use IEEE.STD LOGIC SIGNED.ALL;
library work;
use work.my types.all;
entity combiner is port (
clock : in std logic;
reset : in std logic;

rx re in : in t 2x2 matrix 16;

rx im in : in t 2x2 matrix 16;
h re in : in t 2x2 matrix 16;
h im in : in t 2x2 matrix 16;

s0re est : out std logic vector(15 downto 0);

s0im est : out std logic vector(15 downto 0);
s1re est : out std logic vector(15 downto 0);
s1im est : out std logic vector(15 downto 0);

-- debug : out std logic vector(15 downto 0);

done : out std logic

);
end combiner;

signal s0re op : std logic;

signal s0im op : std logic;
signal s1re op : std logic;
signal s1im op : std logic;

signal clear control : std logic;

signal clear units : std logic;
signal add clear : std logic;

signal op a : std logic vector(15 downto 0);

 47
Lampiran

signal op b : std logic vector(15 downto 0);

signal op c : std logic vector(15 downto 0);
signal op d : std logic vector(15 downto 0);
signal s0re prod : std logic vector(15 downto 0);
signal s0im prod : std logic vector(15 downto 0);
signal s1re prod : std logic vector(15 downto 0);
signal s1im prod : std logic vector(15 downto 0);
signal s0re sum : std logic vector(15 downto 0);
signal s0im sum : std logic vector(15 downto 0);

signal s1re sum : std logic vector(15 downto 0);

signal s1im sum : std logic vector(15 downto 0);
signal s0re total : std logic vector(15 downto 0);
signal s0im total : std logic vector(15 downto 0);
signal s1re total : std logic vector(15 downto 0);
signal s1im total : std logic vector(15 downto 0);
signal s0re op regd : std logic;
signal s0im op regd : std logic;
signal s1re op regd : std logic;
signal s1im op regd : std logic;
signal add count : integer range 0 to 7;
signal done i : std logic;
-------------------------------------------------
-- component declarations --
-------------------------------------------------
component comb control
port(
clock : in std logic;
reset : in std logic;
rx re in : in t 2x2 matrix 16;

rx im in : in t 2x2 matrix 16;

h re in : in t 2x2 matrix 16;
h im in : in t 2x2 matrix 16;
operand a : out std logic vector(15 downto 0);
operand b : out std logic vector(15 downto 0);
operand c : out std logic vector(15 downto 0);
operand d : out std logic vector(15 downto 0);
48
Lampiran

s0re add, s0im add: out std logic;

s1re add, s1im add: out std logic;
done : out std logic;
clear : out std logic
);
end component;
component add sub 16 is port (
a : in std logic vector(15 downto 0);
b : in std logic vector(15 downto 0);
add : in std logic;
ans : out std logic vector(15 downto 0)
);end component;
---------------- end component declarations ------------------
begin
clear units <= reset or clear control;
combiner control unit: comb control port map(
clock => clock,
reset => reset,
rx re in => rx re in,
rx im in => rx im in,
h re in => h re in,
h im in => h im in,
operand a => op a,
operand b => op b,
operand c => op c,
operand d => op d,
s0re add => s0re op,
s0im add => s0im op,
s1re add => s1re op,
s1im add => s1im op,
done => done i,
clear => clear control
);
done <= done i;
-- need to register the add/subtract signals because
-- the product gets registered, need to keep them in

-- sync!
 49
Lampiran

process (clock)

begin
if (clock’event and clock=’1’) then
s0re op regd <= s0re op;

s0im op regd <= s0im op;

s1re op regd <= s1re op;
s1im op regd <= s1im op;
end if;
end process;

-------------------------------------------
-- Multipliers and registers
-------------------------------------------
s0re mult: process (clock)
variable result : signed(31 downto 0);
begin
if(clock’event and clock = ’1’) then
result := conv signed(conv integer(op a) * conv integer(op b), 32);
s0re prod <= conv std logic vector(result(23 downto 8),16);
end if;
end process;
s0im mult: process (clock)
variable result : signed(31 downto 0);
begin
if(clock’event and clock = ’1’) then
result := conv signed( conv integer(op a) * conv integer(op c) ,32);
s0im prod <= conv std logic vector(result(23 downto 8),16);
end if;
end process;
s1re mult: process (clock)
variable result : signed(31 downto 0);
begin
if(clock’event and clock = ’1’) then
result := conv signed( conv integer(op d) * conv integer(op b), 32);
s1re prod <= conv std logic vector(result(23 downto 8),16);
end if;
50
Lampiran

end process;
s1im mult: process (clock)
variable result : signed(31 downto 0);
begin
if(clock’event and clock = ’1’) then
result := conv signed( conv integer(op d) * conv integer(op c), 32);
s1im prod <= conv std logic vector(result(23 downto 8),16);
end if;
end process;
-----------------------------------------
-- Adders / Subtracters
-----------------------------------------
s0re add: add sub 16 port map (
a => s0re total,
b => s0re prod,
add => s0re op regd,
ans => s0re sum
);
s0im add: add sub 16 port map (
a => s0im total,
b => s0im prod,
add => s0im op regd,
ans => s0im sum
);
s1re add: add sub 16 port map (
a => s1re total,
b => s1re prod,
add => s1re op regd,
ans => s1re sum
);
s1im add: add sub 16 port map (
a => s1im total,
b => s1im prod,
add => s1im op regd,
ans => s1im sum
);
 51
Lampiran

-- Registers
-----------------------------------------
s0re reg: process (clock)
begin
if(clock’event and clock = ’1’ ) then
if (clear units =’1’) then
s0re total <= x"0000";
else
s0re total <= s0re sum;

end if;
end if;
end process;
s0im reg: process (clock)
begin

if(clock’event and clock = ’1’ ) then

if (clear units =’1’) then
s0im total <= x"0000";
else
s0im total <= s0im sum;
end if;
end if;
end process;
s1re reg: process (clock)
begin
if(clock’event and clock = ’1’ ) then
if (clear units =’1’) then
s1re total <= x"0000";
else
s1re total <= s1re sum;
end if;
end if;
end process;
s1im reg: process (clock)
begin
if(clock’event and clock = ’1’ ) then
if (clear units =’1’) then
52
Lampiran

s1im total <= x"0000";

else
s1im total <= s1im sum;
end if;
end if;
end process;
----------------------------------------------
-- output assignements
----------------------------------------------
s0re est <= s0re sum;
s0im est <= s0im sum;
s1re est <= s1re sum;
s1im est <= s1im sum;
--debug <= x"000" & s0re op regd & s0im op regd & s1re op regd &
s1im op regd;
--debug <= x"000" & ’0’ &’0’ &’0’ & clear control;
end Behavioral;

6. BPSK Demodulator

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;

entity bpsk_demod is port (

i_in,q_in : in std_logic_vector(7 downto 0);
keluaran : out std_logic );

end bpsk_demod;

architecture a of bpsk_demod is
begin
keluaran <= not i_in(7);
end a;
 Profil Penulis

PROFIL PENULIS

Nama Lengkap : Arief Setio Budi

TTL : Surabaya, 26 Mei 1985
Alamat : Semolowaru 166
Surabaya, 60119
Telepon : (031) 5949555
Handphone : +628563316566
Email : my_ari@telkom.net
my_ari05@yahoo.com

Riwayat pendidikan formal yang pernah ditempuh:

SD Semolowaru I/261 Surabaya lulus tahun 1997.
SMP Negeri 12 Surabaya lulus tahun 2000.
SMK Negeri 5 Surabaya lulus tahun 2003.
PIKTI – ITS lulus tahun 2004.
Polteknik Elektronika Negeri Surabaya - Jurusan
Telekomunikasi, Politeknik Elektronika Negeri Surabaya,
Institut Teknologi Sepuluh Nopember Surabaya (ITS).

Pada bulan Juli 2007 mengikuti Seminar Proyek Akhir sebagai salah
satu persyaratan untuk mendapatkan gelar Ahli Madya (A.Md.) di
Politeknik Elektronika Negeri Surabaya, Institut Teknologi Sepuluh
Nopember Surabaya (ITS).

53