TUGAS 7

Dibuat untuk memenuhi tugas Mata Kuliah Desain Sistem Digital yang diampu oleh :
Dr. Tuti Suartini, M.Pd.
Muhammad Adli Rizqulloh, S.Pd., M.T

Disusun oleh :

Ikhsan Viantoro 2000064

TEKNIK ELEKTRO
DEPARTEMEN PENDIDIKAN TEKNIK ELEKTRO
FAKULTAS PENDIDIKAN TEKNOLOGI DAN KEJURUAN
UNIVERSITAS PENDIDIKAN INDONESIA
BANDUNG
2022
Tugas
1. Buatlah implementasikan struktur bus dari gambar 7.2. digital system 7.2 pada buku
reference secara detail untuk digunakan pada control circuit 5 :1 tuntuk kelompok 1,3,5,
dan 7, : List dalam kode verilog, running timing diagram, RTL, dan summary (slice, LUT
dan Flip flop ) yang digunakan.
3. Setiap individu mengupload hasil diskusinya sesuai hasil dari kelompok masing-masing
Penyelesaian
a. Kode Verilog
module FA5Bit(
input [4:0] A,
input [4:0] B,
output [5:0] C
);

wire[3:0] CA;

FA FA5bit1 (.A(A[0]), .B(B[0]), .Cin(0), .S(C[0]), .CA(CA[0]));

FA FA5bit2 (.A(A[1]), .B(B[1]), .Cin(CA[0]), .S(C[1]), .CA(CA[1]));
FA FA5bit3 (.A(A[2]), .B(B[2]), .Cin(CA[1]), .S(C[2]), .CA(CA[2]));
FA FA5bit4 (.A(A[3]), .B(B[3]), .Cin(CA[2]), .S(C[3]), .CA(CA[3]));
FA FA5bit5 (.A(A[4]), .B(B[4]), .Cin(CA[3]), .S(C[4]), .CA(C[5]));

endmodule

b. Hasil Timing Diagram

c. RTL
d. Summary/Rangkuman (Slice, LUT, Flip-Flop)
Dalam tugas ini dibuat rangkaian adder 5 bit yang tersusun dari beberapa gabungan
bagian sebagai berikut:
a. Flip-Flop
Dalam membuat rangkaian ini dibutuhkan 5 register sebagai penampung dari hasil
penjumlahan yang telah diproses pada kontrol sirkuit, di mana register ini terdiri
dari dua D Flip-flop, dua multiplexer, dua tri-state driver
b. Slice
Dalam membuat rangkaian ini terdiri dari 5 bit ALU, register, dan jalur kendali,
dimana jalur kendali tersebut terhubung pada setiap kontrol sirkuit.
c. LUT
Dalam membuat rangkaian ini diperlukan 5 LUT, dimana 4 LUT untuk logika AND
dan satu tambahan LUT untuk logika OR.